具有多级互连的半导体器件及其形成方法.pdf

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1、(10)申请公布号 CN 103972213 A (43)申请公布日 2014.08.06 CN 103972213 A (21)申请号 201310169593.X (22)申请日 2013.05.09 13/756,389 2013.01.31 US H01L 23/528(2006.01) H01L 21/768(2006.01) (71)申请人 台湾积体电路制造股份有限公司 地址 中国台湾新竹 (72)发明人 郑敏良 王英郎 陈科维 刘继文 魏国修 黄国峰 (74)专利代理机构 北京德恒律治知识产权代理 有限公司 11409 代理人 章社杲 孙征 (54) 发明名称 具有多级互连的半导。

2、体器件及其形成方法 (57) 摘要 本发明公开了一种半导体器件和制造半导体 器件的方法。 一个示例性的半导体器件包括衬底， 该衬底包括分开源极和漏极 （S/D） 部件的栅极结 构。该半导体器件进一步包括形成在衬底上方的 第一介电层， 该第一介电层包括与 S/D 部件电接 触的第一互连结构。该半导体器件进一步包括形 成在第一介电层上方的中间层， 该中间层具有与 第一互连结构基本上共面的顶面。该半导体器件 进一步包括形成在中间层上方的第二介电层， 该 第二介电层包括与第一互连结构电接触的第二互 连结构和与栅极结构电接触的第三互连结构。本 发明还提供了一种具有多级互连的半导体器件及 其形成方法。 (。

3、30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 9 页 附图 18 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书9页 附图18页 (10)申请公布号 CN 103972213 A CN 103972213 A 1/2 页 2 1. 一种半导体器件， 包括 ： 衬底， 包括将源极和漏极 （S/D） 部件分隔开的栅极结构 ； 第一介电层， 形成在所述衬底上方， 所述第一介电层包括与所述 S/D 部件电接触的第 一互连结构 ； 中间层， 形成在所述第一介电层上方， 所述中间层的底面与所述第一互连结构的顶面 基本上共面 ； 以及 第二介电。

4、层， 形成在所述中间层上方， 所述第二介电层包括与所述第一互连结构电接 触的第二互连结构和与所述栅极结构电接触的第三互连结构。 2. 根据权利要求 1 所述的半导体器件， 进一步包括 ： 设置在所述 S/D 部件上的硅化物 层， 所述硅化物层介于所述 S/D 部件和所述第一互连结构之间。 3. 根据权利要求 2 所述的半导体器件， 进一步包括 ： 设置在所述硅化物层上的阻挡层， 所述阻挡层介于所述硅化物层和所述第一互连结构之间。 4. 根据权利要求 1 所述的半导体器件， 其中， 所述中间层包括硬掩模。 5. 根据权利要求 1 所述的半导体器件， 其中， 所述第一互连结构、 所述第二互连结构和。

5、 所述第三互连结构包括选自于由铝 （Al） 、 钨 （W） 和铜 （Cu） 所构成的组中的材料。 6. 根据权利要求 1 所述的半导体器件， 其中， 所述中间层的高度在大约 30 埃至大约 300 埃的范围内。 7. 根据权利要求 1 所述的半导体器件， 其中， 所述栅极结构包括栅极电介质和栅电极， 所述栅电极与所述第三互连结构电接触。 8. 一种半导体器件， 包括 ： 衬底， 包括横跨沟道区域且将源极和漏极 （S/D） 部件分隔开的栅极结构， 所述栅极结构 包括栅电极， 所述栅电极的顶面在第一平面中 ； 第一介电层， 形成在所述 S/D 部件上方 ； 第一互连结构， 延伸穿过所述第一介电层并。

6、且延伸穿过形成在所述第一介电层上方的 中间层， 所述第一互连结构与所述 S/D 部件电接触， 所述第一互连结构的顶面在第二平面 中， 所述第二平面不同于所述栅极结构的顶面所在的所述第一平面 ； 第二介电层， 形成在所述中间层上方 ； 第二互连结构， 延伸穿过所述第二介电层， 所述第二互连结构与所述第一互连结构电 接触 ； 以及 第三互连结构， 延伸穿过所述第二介电层且延伸穿过所述中间层， 所述第三互连结构 与所述栅极结构电接触。 9. 根据权利要求 8 所述的半导体结构， 进一步包括 ： 设置在所述 S/D 部件上的硅化物 层， 所述硅化物层介于所述 S/D 部件和所述第一互连结构之间。 10。

7、. 一种制造方法， 包括 ： 提供衬底， 所述衬底包括将源极和漏极 （S/D） 部件分隔开的栅极结构 ； 在所述衬底上方形成第一介电层， 所述第一介电层包括与所述 S/D 部件电接触的第一 互连结构 ； 在所述第一介电层上方形成中间层， 所述中间层的底面与所述第一互连结构的顶面基 本上共面 ； 以及 权 利 要 求 书 CN 103972213 A 2 2/2 页 3 在所述中间层上方形成第二介电层， 所述第二介电层包括与所述第一互连结构电接触 的第二互连结构和与所述栅极结构电接触的第三互连结构。 权 利 要 求 书 CN 103972213 A 3 1/9 页 4 具有多级互连的半导体器件及。

8、其形成方法 技术领域 0001 本发明涉及半导体领域， 更具体地， 本发明涉及一种具有多级互连的半导体器件 及其形成方法。 背景技术 0002 半导体集成电路 （IC） 工业经历了迅速的发展。在 IC 的发展过程中， 通常增大了 功能密度 （即， 每个芯片区域的互连器件数量） ， 而减小了几何尺寸 （即， 使用制造工艺可以 产生的最小部件） 。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关费 用。这种按比例缩小也增加了 IC 的加工和制造的复杂性， 并且为了实现这些发展， IC 的加 工和制造也需要类似的发展。 0003 例如， 当半导体工业发展到追求更高器件密度、 更高性能以及更。

9、低费用的纳米技 术工艺节点时， 在制造和设计两者方面的挑战导致出现在单个衬底上制造不同类型的集成 电路器件的发展。 然而， 随着按比例减小的继续， 在单个衬底上形成用于不同类型集成电路 器件的互连被证实是困难的。因此， 尽管现有的集成器件和集成电路器件的制造方法已经 大体上满足其预期的目的， 但并不是在所有方面均完全令人满意的。 发明内容 0004 为了解决现有技术中所存在的问题， 根据本发明的一个方面， 提供了一种半导体 器件， 包括 ： 衬底， 包括将源极和漏极 （S/D） 部件分隔开的栅极结构 ； 第一介电层， 形成在所 述衬底上方， 所述第一介电层包括与所述 S/D 部件电接触的第一互。

10、连结构 ； 中间层， 形成在 所述第一介电层上方， 所述中间层的底面与所述第一互连结构的顶面基本上共面 ； 以及第 二介电层， 形成在所述中间层上方， 所述第二介电层包括与所述第一互连结构电接触的第 二互连结构和与所述栅极结构电接触的第三互连结构。 0005 在所述半导体器件中， 进一步包括 ： 设置在所述 S/D 部件上的硅化物层， 所述硅化 物层介于所述 S/D 部件和所述第一互连结构之间。 0006 在所述半导体器件中， 进一步包括 ： 设置在所述硅化物层上的阻挡层， 所述阻挡层 介于所述硅化物层和所述第一互连结构之间。 0007 在所述半导体器件中， 所述中间层包括硬掩模。 0008 。

11、在所述半导体器件中， 所述第一互连结构、 所述第二互连结构和所述第三互连结 构包括选自于由铝 （Al） 、 钨 （W） 和铜 （Cu） 所构成的组中的材料。 0009 在所述半导体器件中， 所述中间层的高度在大约 30 埃至大约 300 埃的范围内。 0010 在所述半导体器件中， 所述栅极结构包括栅极电介质和栅电极， 所述栅电极与所 述第三互连结构电接触。 0011 根据本发明的另一方面， 提供了一种半导体器件， 包括 ： 衬底， 包括横跨沟道区域 且将源极和漏极 （S/D） 部件分隔开的栅极结构， 所述栅极结构包括栅电极， 所述栅电极的 顶面在第一平面中 ； 第一介电层， 形成在所述 S/。

12、D 部件上方 ； 第一互连结构， 延伸穿过所述 说 明 书 CN 103972213 A 4 2/9 页 5 第一介电层并且延伸穿过形成在所述第一介电层上方的中间层， 所述第一互连结构与所述 S/D 部件电接触， 所述第一互连结构的顶面在第二平面中， 所述第二平面不同于所述栅极结 构的顶面所在的所述第一平面 ； 第二介电层， 形成在所述中间层上方 ； 第二互连结构， 延伸 穿过所述第二介电层， 所述第二互连结构与所述第一互连结构电接触 ； 以及第三互连结构， 延伸穿过所述第二介电层且延伸穿过所述中间层， 所述第三互连结构与所述栅极结构电接 触。 0012 在所述半导体结构中， 进一步包括 ： 。

13、设置在所述 S/D 部件上的硅化物层， 所述硅化 物层介于所述 S/D 部件和所述第一互连结构之间。 0013 在所述半导体结构中， 进一步包括 ： 设置在硅化物层上的阻挡层， 所述阻挡层介于 所述硅化物层和所述第一互连结构之间。 0014 在所述半导体结构中， 所述中间层包括硬掩模。 0015 在所述半导体结构中， 所述第一互连结构、 所述第二互连结构和所述第三互连结 构包括选自于由铝 （Al） 、 钨 （W） 和铜 （Cu） 所构成的组中的材料。 0016 根据本发明的又一方面， 提供了一种制造方法， 包括 ： 提供衬底， 所述衬底包括将 源极和漏极 （S/D） 部件分隔开的栅极结构 ； 。

14、在所述衬底上方形成第一介电层， 所述第一介 电层包括与所述 S/D 部件电接触的第一互连结构 ； 在所述第一介电层上方形成中间层， 所 述中间层的底面与所述第一互连结构的顶面基本上共面 ； 以及在所述中间层上方形成第二 介电层， 所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结 构电接触的第三互连结构。 0017 在所述方法中， 进一步包括 ： 在所述 S/D 部件上方形成硅化物层， 所述硅化物层介 于所述 S/D 部件和所述第一互连结构之间。 0018 在所述方法中， 进一步包括 ： 在所述硅化物层上方形成阻挡层， 所述阻挡层介于所 述硅化物层和所述第一互连结构之间。 。

15、0019 在所述方法中， 形成所述中间层包括 ： 形成硬掩模。 0020 在所述方法中， 所述第一互连结构、 所述第二互连结构和所述第三互连结构包括 选自于由铝 （Al） 、 钨 （W） 和铜 （Cu） 所构成的组中的材料。 0021 在所述方法中， 所述中间层的厚度在大约 30 埃至大约 300 埃的范围内。 0022 在所述方法中， 所述栅极结构包括栅极电介质和栅电极。 0023 在所述方法中， 所述衬底是体硅或绝缘体上硅 （SOI） 。 附图说明 0024 当结合附图进行阅读时， 根据下面详细的描述可以更好地理解本发明。应该强调 的是， 根据工业中的标准实践， 各种部件没有被按比例绘制并。

16、且仅仅用于说明的目的。 实际 上， 为了清楚的讨论， 各种部件的尺寸可以被任意增大或减小。 0025 图 1 是流程图， 示出了根据本发明的多个方面制造半导体器件的方法 ； 0026 图 2- 图 18 示出了根据图 1 的方法， 半导体器件的一个实施例在制造的各个阶段 中的概括的截面侧视图。 具体实施方式 说 明 书 CN 103972213 A 5 3/9 页 6 0027 为了实施本发明的不同特征， 下面的公开内容提供了不同的实施例或实例。下面 描述了部件和布置的具体实例以简化本发明。当然， 这些仅仅是实例并不是限制性的。例 如， 例如， 在以下描述中， 在第二部件上方或上形成第一部件可。

17、以包括第一部件和第二部件 直接接触的实施例， 也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部 件和第二部件不直接接触的实施例。另外， 本发明可以在多个实例中重复参考符号和 / 或 字符。这种重复用于简化和清楚， 并且其本身不表示所述多个实施例和 / 或配置之间的关 系。同时， 在不背离本发明的范围的条件下可以不同于在此示出的示例性实施例的方式布 置、 组合或配置此处公开的部件。应该理解， 尽管此处没有明确地描述， 但本领域的技术人 员将能够得出各种体现本发明的原则的等效方式。 0028 现代半导体器件可以使用互连在半导体晶圆上的各个组件和部件之间执行电布 线以及与外部器件建立电连。

18、接。 该互连结构可以包括在不同互连层的金属线之间提供电连 接的多个通孔 / 触点。随着半导体器件制造技术持续发展， 半导体器件上的各种部件的尺 寸变得越来越小， 包括形成互连的通孔和金属线的尺寸。这导致出现了制造挑战。例如， 互 连的形成可以包括一种或更多种光刻、 蚀刻和沉积工艺。与这些工艺相关的变化 （例如， 表 面状况变化， 临界尺寸统一性变化或光刻叠加错误） 不利地影响半导体器件的性能。另外声 明， 器件按比例缩小工艺可能对用于形成互连的工艺提出更为严格的要求。 因此， 需要不受 到上述问题影响的制造方法和器件。 0029 根据本发明的多个方面， 公开了一种包括互连结构的半导体器件。该互。

19、连结构包 括多个金属层。除了其他的以外， 形成多个金属层的方法可以考虑通过改善半导体器件的 表面状况和临界尺寸来减少制造变化。下面将更为详细地描述包括诸如， 互连结构的半导 体器件的各个方面。 0030 参考图 1 和图 2 至图 18， 下面将集中描述方法 100 和半导体器件 200。图 1 是根 据本发明的多个方面制造集成电路器件的方法 100 的流程图。方法 100 以框 102 为开始， 其中， 提供了包括栅极结构的衬底。该衬底可以包括处在栅极结构的任意一侧上的源极和 漏极 S/D 部件。在框 104 中， 在衬底上方形成了第一介电层， 在第一介电层上方形成了硬掩 模， 在硬掩模上方。

20、形成了牺牲的介电层， 并且在牺牲的介电层上方形成了第一图案化的光 刻胶。 该方法继续进行框106， 其中， 使用第一图案化的光刻胶蚀刻牺牲的介电层、 硬掩模以 及第一介电层， 由此形成了第一沟槽且露出衬底的顶面。 该方法继续进行框108， 其中， 在第 一沟槽内的衬底的被露出的顶面上方形成第一互连结构并且在衬底上执行第一化学机械 抛光 （CMP） 工艺， 由此露出硬掩模的顶面且平坦化衬底的顶面。在框 110 中， 在硬掩模上方 形成第二介电层且在第二介电层上方形成第二图案化的光刻胶。 该方法继续进行框112， 其 中， 使用第二图案化的光刻胶蚀刻第二介电层， 从而形成第二沟槽且露出第一互连的顶。

21、面 并且由此形成第三沟槽且露出栅极结构的顶面。在框 114 中， 在第二沟槽内的第一互连的 露出的顶面上方形成第二互连且在第三沟槽内的栅极结构的露出的顶面上方形成第三互 连， 且执行第二CMP工艺来平坦化衬底的顶面。 方法100继续进行框116， 其中， 完成了集成 电路器件的制造。可以在方法 100 之前、 期间和之后提供额外的步骤且对于该方法的其他 实施例而言所描述的步骤中的一些可以被替换或删除。下面的论述示出了可以根据图 1 的 方法 100 制造的半导体器件 200 的多个实施例。 0031 图 2 至图 18 示出了根据图 1 的方法， 半导体器件 200 的一个实施例在制造的多个 。

22、说 明 书 CN 103972213 A 6 4/9 页 7 阶段中的概括性的顶部视图和截面侧视图。应该理解， 半导体器件 200 可以包括多个其他 器件和部件， 诸如， 晶体管 （例如， 双极结型晶体管） 、 电阻器、 电容器、 二极管、 熔丝等。因此， 为了清楚而简化了图 2- 图 18 从而更好地理解本发明的发明理念。可以将额外的部件添加 到半导体器件 200 中， 并且在半导体器件 200 的其他实施例中下面所述的部件中的一些可 以被替换或删除。 0032 参考图 2， 示出了半导体器件的概括性的截面侧视图。半导体器件 200 包括衬底 210。 衬底210， 例如， 可以是块衬底或绝。

23、缘体上硅 （SOI） 衬底。 该衬底可以包括元素半导体， 诸如， 晶体结构中的硅或锗 ； 化合物半导体， 诸如， 硅锗、 碳化硅、 砷化镓、 磷化镓、 磷化铟、 砷 化铟， 和 / 或锑化铟 ； 或它们的组合。可以使用隔离通过注入氧化物 （SIMOX） 、 晶圆接合和 / 或其他适合的方法的来制造 SOI 衬底。应该理解， 虽然本发明提供了示例性的衬底， 但本发 明和权利要求的范围并不应局限于具体的实例， 除非特别声明。 0033 仍参考图 2， 衬底 210 包括栅极结构 212， 该栅极结构横跨具有形成在任意一侧上 的源极 / 漏极 （S/D） 部件 214 的沟道区域。该 S/D 部件可。

24、以包括轻掺杂的 S/D 部件和重掺 杂的 S/D 部件。可以通过将 p 型或 n 型掺杂物或杂质注入到衬底 210 中而形成该 S/D 部 件。 可以通过包括热氧化、 多晶硅沉积、 光刻、 离子注入、 蚀刻的方法以及各种其他方法来形 成 S/D 部件 214。可以从通过外延工艺形成的 S/D 部件中得到 S/D 部件 214。 0034 仍参考图 2， 栅极结构 212 可以包括栅极介电层 216， 该层包括形成在衬底 210 上 方的界面层 / 高 k 介电层。界面层可以包括形成在衬底 210 上的氧化硅层 （SiO2） 或氮氧化 硅 （SiON） 。高 k 介电层可以通过原子层沉积 （AL。

25、D） 或其他适合的技术形成在界面层上。高 k 介电层可以包括氧化铪 （HfO2） 。可选地， 该高 k 介电层可以任选地包括其他高 k 电介质， 诸如， TiO2、 HfZrO、 Ta2O3、 HfSiO4、 ZrO2、 ZrSiO2、 它们的组合或其他适合的材料。另外， 高 k 栅极介电层可以包括多层配置， 诸如， HfO2/SiO2 或 HfO2/SiON。 0035 栅极结构 212 可以另外包括形成在栅极介电层 216 上方的栅电极 218。形成栅电 极 218 可以包括形成多个层， 例如， 界面层、 介电层、 高 k 层、 覆盖层、 功函金属和栅电极。可 以使用先栅极工艺或后栅极工艺。

26、进行处理。先栅极工艺包括形成最终栅极结构。后栅极工 艺包括形成伪栅极结构以及在后续的处理中执行栅极替换工艺， 该栅极替换工艺包括去除 伪栅极结构和根据上述方法形成最终栅极结构。 0036 栅极结构 212 包括形成在栅电极 218 的侧壁上和衬底 210 上的栅极隔离件 220。 通过任意适合的工艺将栅极隔离件 220 形成为任意适合的厚度。栅极隔离件 220 包括介电 材料， 诸如， 氮化硅、 氧化硅、 氮氧化硅、 其他适合的材料和 / 或它们的组合。 0037 进一步参考图 2， 形成在衬 210 上方的是处在栅极结构 212 上的第一介电层 222。 第一介电层 222 可以包括氧化硅、。

27、 等离子体增强的氧化物 （PEOX） 、 氮氧化硅、 低 k 材料或 其他适合的材料。可以通过化学汽相沉积 （CVD） 、 高密度等离子体 CVD（HDP-CVD） 、 旋涂、 物理汽相沉积 （PVD 或溅射） 、 等离子体增强的 CVD 或其他适合的方法形成第一介电层 222。 CVD 工艺， 例如， 可以使用化学药剂， 包括六氯乙硅烷 （HCD 或 Si2Cl6） 、 二氯甲硅烷 （DCS 或 SiH2Cl2） 、 双 （叔丁基氨基） 硅烷 （BTBAS 或 C8H22N2Si） 和乙硅烷 （DS 或 Si2H6） 。在本实施 例中， 通过化学机械剖光 （CMP） 工艺平坦化介电层 222。

28、 的顶面。该 CMP 工艺停止在栅极结 构 212 的顶面上。在可选的实施例中， 不执行 CMP 工艺。 0038 参考图 3， 在第一介电层 222 上方和栅极结构 218 上方形成中间层 224。在本实施 说 明 书 CN 103972213 A 7 5/9 页 8 例中， 中间层 224 是硬掩模层。在可选的实施例中， 中间层 224 是任意适合的层。虽然本发 明将以中间层 224 是硬掩模的实例继续， 但应该理解， 本公开并不局限于这个实施例， 除非 特别声明。可以通过任意适合的工艺将硬掩模 224 形成为任意适合的厚度 / 高度 （h） 。例 如， 绝缘层 214 的高度 （h） 可。

29、以在大约 30 埃至大约 300 埃之间。形成在硬掩模 224 上方的 是牺牲介电层 226。该牺牲介电层 226 可以被用于保护下面的硬掩模 224 且有助于进行处 理。 牺牲介电层226可以包括氧化硅、 等离子体增强的氧化物 （PEOX） 、 氮氧化硅、 低k材料或 其他适合的材料。可以通过化学汽相沉积 （CVD） 、 高密度等离子体 CVD（HDP-CVD） 、 旋涂、 物 理汽相沉积 （PVD 或溅射） 、 等离子体增强的 CVD、 或其他适合的方法形成牺牲的介电层 226。 CVD 工艺， 例如， 可以使用化学药剂， 包括六氯乙硅烷 （HCD 或 Si2Cl6） 、 二氯甲硅烷 （D。

30、CS 或 SiH2Cl2） 、 双 （叔丁基氨基） 硅烷 （BTBAS 或 C8H22N2Si） 和乙硅烷 （DS 或 Si2H6） 。 0039 仍参考图 3， 形成在牺牲的介电层 226 上的是图案化的光刻胶层 228。可以通过任 意适合的工艺图案化光刻胶层 228。光刻胶层 228 图案化可以包括以下处理步骤， 软烘焙、 掩模校准、 曝光图案、 曝光后烘焙、 显影光刻胶和硬烘焙。也可以通过其他适合的方法 （诸 如， 无掩模光刻、 电子束写入、 离子束写入和分子压印） 来实施或替代图案化。在其他实施例 中， 图案化的光刻胶层 228 包括下面的硬掩模。 0040 参考图 4， 通过蚀刻牺牲。

31、的介电层 226、 硬掩模 224 和第一介电层 222 的部分从而 暴露出衬底 210 的顶面来形成第一组沟槽 228。该蚀刻工艺使用图案化的光刻胶层 228 来 限定待被蚀刻的区域。该蚀刻工艺可以是单步骤或多步骤蚀刻工艺。另外， 该蚀刻工艺可 以包括湿式蚀刻、 干式蚀刻或它们的组合。干式蚀刻工艺可以是各向异性蚀刻工艺。该蚀 刻工艺可以使用反应离子蚀刻 （RIE） 和 / 或其他适合的工艺。在一个实例中， 使用的是包 括有化学药剂的干式蚀刻， 该化学药剂包括含氟气体。 在实例的发展中， 干式蚀刻的化学药 剂包括 CF4、 SF6或 NF3。在本实施例中， 蚀刻工艺是三步骤蚀刻工艺， 其中， 。

32、使用第一工艺来 蚀刻牺牲的介电层 226， 使用第二工艺来蚀刻硬掩模 224， 以及使用第三工艺来蚀刻第一介 电层 222。 0041 仍参考图 4， 在蚀刻工艺之后， 可以通过任意适合的工艺去除图案化的光刻胶层 228。例如， 通过液态的 “抗蚀剂剥离液” 来去除第二图案化的光刻胶层 228， 该抗蚀剂剥离 液化学地改变抗蚀剂从而使得其不再粘附下面的硬掩模。可选地， 可以通过含等离子体的 氧气通过氧化来去除图案化的光刻胶层 228。 0042 仍参考图 4， 形成在 S/D 部件 214 上方的是硅化物层 230。可以使用硅化物层 230 来减小后续形成的触点 / 互连的接触阻抗。形成硅化物。

33、层 230 可以包括在 S/D 部件 214 上 沉积金属层。 用于硅化物的金属层可以包括钛、 镍、 钴、 铂、 钯、 钨、 钽、 铒或任意适合的材料。 金属层接触衬底 210 的 S/D 部件 214 内的硅。将具有适合温度的退火工艺应用于半导体器 件 200， 从而使得金属层和 S/D 部件 214 的硅发生反应从而形成硅化物。所形成的硅化物 层 230 可以具有任何适合的成分和相位， 这由包括了退火温度和金属层厚度的多个参数来 决定。在一些实施例中， 可以在硅化物层上方形成金属阻挡， 由此来改进可靠性。由于牺牲 的介电层 226 处在硬掩模 224 上方， 所以形成硅化物层并不影响硬掩模。

34、 224（例如， 没有金 属沉积在硬掩模 224 上） 。 0043 参考图 5， 阻挡层 232 形成在半导体器件 200 上方且处在沟槽 228 内的硅化物层 230 上方。阻挡层 232 可以是多层阻挡层， 其包括由钛 （Ti） 和氮化钛 （TiN） 或任意合适的材 说 明 书 CN 103972213 A 8 6/9 页 9 料构成的交替的层。 沉积在阻挡层232上方且处在沟槽228内的是被用于形成互连结构234 的导电材料。第一互连结构 234 的导电材料包括金属， 诸如， 铝 （Al） 、 钨 （W） 和铜 （Cu） 。可 以通过化学汽相沉积 （CVD） 、 物理汽相沉积 （PVD。

35、） 、 原子层沉积 （ALD） 、 高密度等离子体 CVD （HDPCVD） 、 电镀、 其他适合的方法和 / 或它们的组合来形成第一互连结构 234。如所示的那 样， 第一互连结构 234 沉积在阻挡层 232 上方和硅化物层 230 上方并且与 S/D 部件 214 电 接触。由于牺牲的介电层 226 处在硬掩模 224 之上， 所以形成第一互连结构 224 并不影响 硬掩模 224（例如， 没有导电材料沉积在硬掩模 224 上） 。 0044 参考图6， 执行CMP工艺来去除半导体器件200的顶部上的多余材料并且平坦化半 导体器件 200 的顶面。该 CMP 工艺停止在硬掩模 224 上。

36、。 0045 参考图 7， 形成第二介电层 236 和第二图案化的光刻胶层 238。第二介电层 236 在 材料成分和形成方面大体上类似于第一介电层222。 在可选的实施例中， 它们是不同的。 第 二图案化的光刻胶层 238 在材料成分和形成方面大体上类似于第一光刻胶层 228 （见图 2） 。 在可选的实施例中， 它们是不同的。 0046 参考图8， 通过蚀刻第二介电层236由此暴露出第一互连结构234的顶面来形成第 二组沟槽 240， 并且通过蚀刻第二介电层 236 和硬掩模 224 由此暴露出栅电极 218 的顶面 来形成第三沟槽 242。该蚀刻工艺使用图案化的光刻胶层 228 来限定出。

37、待被蚀刻的区域。 该蚀刻工艺可以是单步骤或多步骤蚀刻工艺。 另外， 该蚀刻工艺可以包括湿式蚀刻、 干式蚀 刻或它们的组合。干式蚀刻工艺可以是各向异性蚀刻工艺。该蚀刻工艺可以使用反应离子 蚀刻 （RIE） 和 / 或其他适合的工艺。在一个实例中， 使用的是包括有化学药剂的干式蚀刻， 该化学药剂包括含氟气体。在实例的发展中， 干式蚀刻的化学药剂包括 CF4、 SF6或 NF3。在 本实施例中， 用于形成第二组沟槽 240 的蚀刻工艺是单步骤蚀刻工艺而用于形成第三沟槽 242的蚀刻工艺是两步骤蚀刻工艺。 在用于形成第三沟槽242的两步骤蚀刻工艺中， 使用第 一蚀刻来蚀刻第二介电层 236 而使用第二。

38、蚀刻来蚀刻栅电极 218 上方的硬掩模 224。 0047 仍参考图 8， 在蚀刻工艺之后， 可以通过任意适合的工艺去除第二图案化的光刻胶 层 238。例如， 通过液态的 “抗蚀剂剥离液” 来去除第二图案化的光刻胶层 238， 该抗蚀剂剥 离液化学地改变抗蚀剂从而使得其不再粘附下面的硬掩模。可选地， 可以通过含等离子体 的氧气通过氧化来去除第二图案化的光刻胶层 238。 0048 参考图 9- 图 12， 在可选的实施例中， 除了使用上面参考图 7- 图 8 描述的单光刻 / 蚀刻工艺以外， 还使用了独立的光刻 / 蚀刻工艺来形成第二组沟槽 240， 并且使用独立的光 刻 / 蚀刻工艺来形成第。

39、三沟槽 242。例如， 如图 9 所示， 提供了具有被限定在 S/D 区域 214 上方的开口的图案化的光刻胶244。 随后， 如图10中所示， 使用蚀刻工艺来蚀刻第二介电层 236， 由此暴露出第一互连结构 234 的顶面且形成第二组沟槽 240。在该实例的发展中， 如 图 11 所示， 提供了另一个具有被限定在栅电极 218 之上的开口的图案化的光刻胶 246。图 案化的光刻胶 246 可以基本填充第二组沟槽 240。在提供了图案化的光刻胶 246 之后， 如 图12所示， 使用蚀刻工艺来蚀刻第二介电层236和硬掩模224， 由此暴露出栅电极218的顶 面。用于形成第二组沟槽 240 和第。

40、三沟槽 242 的两个独立的图案化 / 蚀刻工艺如图 9- 图 12 所示可以被使用在光刻的分辨率受到局限从而使得图案极为贴近无法被精确地限定 （例 如， 临界尺寸不符合单蚀刻工艺） 的地方。应该理解， 参考图 9- 图 12 所描述的光刻胶 244 和 246 在材料成分和形成方面可以类似于光刻胶 238。同时， 应该理解， 参考图 9- 图 12 所 说 明 书 CN 103972213 A 9 7/9 页 10 描述的蚀刻工艺可以类似于参考图 7- 图 8 所描述的蚀刻工艺。 0049 参考图 13- 图 16， 在可选的实施例中， 除了图 9- 图 12 所示的首先形成第二沟槽 240。

41、 然后形成第三沟槽 242 以外， 还可以先形成第三沟槽 242 然后再形成第二沟槽 240。例 如， 如图13所示， 提供了具有被限定在栅电极218上方的开口的图案化的光刻胶246。 此后， 如图14所示， 使用蚀刻工艺来蚀刻第二介电层236和硬掩模224， 由此暴露出栅电极218的 顶面且形成第三沟槽 242。在该实例的发展中， 如图 15 所示， 提供了另一个具有被限定在 S/D 区域 214 之上的开口的图案化的光刻胶 244。图案化的光刻胶 244 可以基本填充第三 沟槽 242。在提供了图案化的光刻胶 244 之后， 如图 16 所示， 使用蚀刻工艺来蚀刻第二介 电层 236， 由。

42、此暴露出第一互连结构 234 的顶面且形成第二组沟槽 240。用于形成第二组沟 槽 240 和第三沟槽 242 的两个独立的图案化 / 蚀刻工艺如图 13- 图 16 所提供的那样可以 被使用在光刻的分辨率受到局限从而使得图案极为贴近无法被精确地限定 （例如， 临界尺 寸不符合单蚀刻工艺） 的地方。应该理解， 参考图 13- 图 16 所描述的光刻胶 244 和 246 在 材料成分和形成方面可以类似于光刻胶238。 同时， 应该理解， 参考图13-图16所描述的蚀 刻工艺可以类似于参考图 7- 图 8 所描述的蚀刻工艺。 0050 参考图17， 在沟槽 （图8， 图12和图16的第二沟槽24。

43、0和第三沟槽242） 内部， 阻挡 层 248 形成在半导体器件 200 之上。阻挡层 248 可以是多层阻挡层， 其包括由钛 （Ti） 和氮 化钛 （TiN） 或其他适合的材料所构成的交替的层。沉积在阻挡层 248 上方且处在沟槽 240 内的是用于形成第二互连结构 250 和图 8、 图 12 和图 16 的第三沟槽 242 中的栅电极 218 的 互连结构 252 的导电材料。第二互连结构 250 和栅电极 218 的互连结构 252 的导电材料可 以包括金属， 诸如， 铝 （Al） 、 钨 （W） 和铜 （Cu） 。可以通过化学汽相沉积 （CVD） 、 物理汽相沉积 （PVD） 、 原。

44、子层沉积 （ALD） 、 高密度等离子体 CVD（HDPCVD） 、 电镀、 其他适合的方法和 / 或它 们的组合来形成第二互连结构 250 和栅电极 218 的互连结构 252 的材料。 0051 参考图 18， 执行 CMP 工艺来去除半导体器件 200 的顶部上的多余的互连结构材料 并且平坦化半导体器件 200 的顶面。 0052 如图 18 所示， 半导体器件 200 包括具有栅极结构 212 的衬底 210。衬底 210 另外 包括具有与S/D部件214电连接的第一互连结构234的第一介电层222。 第一互连结构234 包括处在与栅极结构 212 的顶面所不同 （即， 更高） 的平面。

45、中的顶面。该高度差基本上与硬 掩模 224 的高度 （h） 相同。在第一介电层 222 上方形成的是第二介电层 236， 其包括与第一 互连结构 234 电接触的第二互连结构 250。第二互连结构 250 形成在阻挡层 242 上方和第 一互连结构 234 上方且与 S/D 部件 214 电接触。阻挡层 242 的处在第二互连结构 250 下方 的底面基本上与硬掩模 225 的顶面共面。第二介电层 236 还包括形成在栅电极 218 之上且 与栅极结构 212 电接触的互连结构 252。阻挡层 242 的处在互连结构 252 下方的底面基本 上与栅极结构 212 的顶面共面。 0053 所公开。

46、的半导体器件 200 可以包括通过后续的处理形成的额外的部件。例如， 后 续的处理可以进一步形成衬底上的多个触点/通孔/线和互连部件 （例如， 金属层和层间电 介质） 被配置成连接各个器件 （诸如， 晶体管、 电阻器、 电容器等） 、 部件和半导体器件 200 的 结构。 额外的部件可以为半导体器件200提供电互连。 例如， 多层互连包括纵向互连， 诸如， 传统的通孔或触点。各种互连部件可以实施各种材料， 包括铜、 钨和 / 或硅化物。 0054 所公开的半导体器件 200 可以被用在多种应用中， 诸如， 数字电路、 成像传感器器 说 明 书 CN 103972213 A 10 8/9 页 1。

47、1 件、 异质半导体器件、 动态随机存储器 （DRAM） 单元、 单电子晶体管 （SET） 和 / 或其他微电子 器件 （在此统称为微电子器件） 。当然， 本发明的多个方面也是可应用的和 / 或容易适用于 其他类型晶体管， 包括单栅极型晶体管、 双栅极型晶体管以及其他多栅极型晶体管， 并且可 以被用在多种不同的应用中， 包括传感器单元、 存储器单元、 逻辑单元及其他。 0055 上述方法 100 被提供给改进的工艺和半导体器件 200。上述方法 100 考虑到了在 制造工艺过程中改善的表面状态， 由此考虑到了导致产生改善的器件临界尺寸和器件性能 的适合的光刻 / 蚀刻工艺。可以将方法 100 。

48、容易地实施到现有的制造工艺和技术中， 由此 降低了成本和最小化了复杂性。不同的实施例可以具有不同的优点， 但没有特定的优点是 任何实施例所必须的。 0056 因此， 提供了一种半导体器件。 该示例性的半导体器件包括衬底， 该衬底包括分开 源极和漏极 （S/D） 部件的栅极结构。该半导体器件进一步包括形成在衬底上方的第一介电 层， 该第一介电层包括与 S/D 部件电接触的第一互连结构。该半导体器件进一步包括形成 在第一介电层上方的中间层， 该中间层具有与第一互连结构的顶面基本上共面的底面。该 半导体器件进一步包括形成在中间层上方的第二介电层， 该第二介电层包括与第一互连结 构电接触的第二互连结构。

49、和与栅极结构电接触的第三互连结构。 0057 在一些实施例中， 半导体器件进一步包括设置在 S/D 部件上的硅化物层， 该硅化 物层介于 S/D 部件和第一互连结构之间。在各个实施例中， 半导体器件进一步包括设置在 硅化物层上的阻挡层， 该阻挡层介于硅化物层和第一互连结构之间。 0058 在一些实施例中， 中间层包括硬掩模。在各个实施例中， 第一、 第二和第三互连结 构包括选自于由铝 （Al） 、 钨 （W） 和铜 （Cu） 所构成的组中的材料。在特定实施例中， 该中间 层具有在大约 30 埃和大约 300 埃范围之间的高度。在其他实施例中， 栅极结构包括栅极电 介质和栅电极， 该栅极电介质与第三互连结构电接触。 0059 还提供了半导体器件的一个可选的实施例。该半导体器件包括衬底， 该衬底包括 横跨沟道区域且分开源极和漏极 （S/D） 部件的栅极结构， 该栅极结构包括栅电极， 该栅电极 具有处在第一平面中的顶面。半导体进一步包括形成在 S/D 部件上方的第一介电层。该半 导体进一步包括延伸穿过第一介电层且穿过形成在第一介电层上方的中间层的第一互连 。