非易失性存储器的制造方法.pdf

《非易失性存储器的制造方法.pdf》由会员分享，可在线阅读，更多相关《非易失性存储器的制造方法.pdf（11页完整版）》请在专利查询网上搜索。

1、(10)申请公布号 CN 103943571 A (43)申请公布日 2014.07.23 CN 103943571 A (21)申请号 201310020960.X (22)申请日 2013.01.21 H01L 21/8247(2006.01) H01L 21/336(2006.01) (71)申请人 华邦电子股份有限公司 地址 中国台湾台中市 (72)发明人 廖修汉 曾彦霖 陈江宏 廖祐楷 蔡耀庭 (74)专利代理机构 北京三友知识产权代理有限 公司 11127 代理人 任默闻 (54) 发明名称 非易失性存储器的制造方法 (57) 摘要 本发明提供一种非易失性存储器的制造方 法， 该制。

2、造方法首先提供包括一存储单元区及一 周边区的基底， 此基底具有多个隔离结构突出于 基底表面及形成于各个隔离结构之间的一第一掩 膜层。 回刻蚀第一掩膜层使其低于隔离结构， 并形 成一图案化的第二掩膜层于隔离结构及第一掩膜 层上， 以在后续刻蚀步骤中选择性保留位于周边 区的第一掩膜层。在形成作为存储单元浮置栅极 的导体层之后， 以位于周边区的第一掩膜层为研 磨终止层并实施一化学机械研磨步骤。通过本发 明， 可避免由于表面均匀度不佳导致的装置失效、 临界电压漂移、 装置可靠度及生产良率降低等问 题， 同时， 由于本发明与现行工艺相容， 且步骤简 单， 可在不增加生产成本的情况下提升装置效能。 (51。

3、)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图5页 (10)申请公布号 CN 103943571 A CN 103943571 A 1/1 页 2 1. 一种非易失性存储器的制造方法， 其特征在于， 所述非易失性存储器的制造方法包 括 ： 提供一基底， 所述基底包括一存储单元区及一周边区， 所述基底具有多个隔离结构突 出于所述基底的表面， 且在所述多个隔离结构之间具有一介电层及位于所述介电层上的一 第一掩膜层 ； 回刻蚀所述第一掩膜层， 使所述第一掩膜层低于所述多个隔离结构 ； 在。

4、所述多个隔离结构及所述第一掩膜层上毯覆式形成一第二掩膜层 ； 选择性移除位于所述存储单元区的所述第二掩膜层及所述第一掩膜层 ； 移除位于所述周边区的所述第二掩膜层， 留下位于所述周边区的所述第一掩膜层 ； 在位于所述存储单元区的所述多个隔离结构之间形成一导电层 ； 以及 以位于所述周边区的所述第一掩膜层为研磨终止层， 实施一化学机械研磨步骤。 2. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 所述第二掩膜层 为多晶硅。 3. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 选择性移除位于 所述存储单元区的所述第二掩膜层及所述第一掩膜层的步骤包括实施一微影。

5、及刻蚀步骤。 4. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 形成所述第二掩 膜层的步骤包括一化学气相沉积步骤。 5. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 所述第一掩膜层 包括氮化硅。 6. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 所述多个隔离结 构包括氧化硅。 7. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 所述介电层包括 氧化硅。 8. 根据权利要求 1 所述的非易失性存储器的制造方法， 其特征在于， 所述导电层包括 多晶硅。 权 利 要 求 书 CN 103943571 A 2 1/4。

6、 页 3 非易失性存储器的制造方法 技术领域 0001 本发明是有关于半导体装置的制造方法， 且特别是有关于一种非易失性存储器装 置的制造方法。 背景技术 0002 非易失性存储器 （non-volatile memory， NVM） 由于写入的数据在断电后不会消 失， 且可进行多次读取、 写入、 抹除等特性， 因此被广泛应用于各种电子产品中， 例如移动电 话及数码相机等便携式电子装置。典型的非易失性存储器包括了由浮置栅极 （floating gate， FG） 及控制栅极 （control gate， CG） 所构成的堆迭式栅极结构， 其中浮置栅极设置于 基底与控制栅极之间， 在浮置栅极与基。

7、底之间具有穿隧介电层， 在控制栅极与浮置栅极之 间则具有栅极介电层。可通过控制浮置栅极中的电子分布状态， 改变存储单元的临界电压 （threshold voltage， Vt） ， 进而达到读取、 写入、 或抹除资料的效果。 0003 对于不同种类的非易失性存储器装置， 是利用对控制栅极施加适当电压， 使存储 单元的通道 （channel） 中的电子通过不同机制进出浮置栅极， 以改变其浮置栅极中的电荷 分布状态。 因此， 存储单元的浮置栅极的界面性质 （例如浮置栅极与栅极介电层之间的表面 均匀度） 对于数据的读取、 写入、 抹除具有显著的影响。 0004 图 1A 图 1D 为一系列剖面图， 。

8、用以说明现有非易失性存储器装置 100 的制 造方法的流程。首先， 可在基底 10 上形成隔离结构， 例如浅沟槽隔离 （shallow trench isolation， STI） ， 以电性隔离各个电子元件。如图 1A 所示， 基底 10 包括存储单元区 C 及周 边区 P， 在前述二个区域 （存储单元区 C 及周边区 P） 分别具有多个隔离结构 102c 及 102p 突 出于基底 10 的表面。介电层 104c 及 104p 分别形成于各个隔离结构 102c 及 102p 之间。在 介电层 104c 及 104p 上方分别形成第一掩膜层 106c 及 106p， 此第一掩膜层 106c 。

9、及 106p 是 在形成隔离结构时， 作为非隔离结构形成区域的掩膜层之用。接着， 如图 1B 所示， 为了形成 存储单元的浮置栅极， 移除第一掩膜层 106c 及 106p 以露出各个隔离结构 102c、 102p 之间 的开口， 并进行井注入 （well implantation） I。如图 1C 所示， 在移除介电层 104c 及 104p 及形成穿隧介电层 104c 及 104p 等步骤后， 毯覆式形成导体层 108 于基底 10 的表面上以 填充各个隔离结构 102c 及 102p 之间的开口， 作为非易失性存储器装置的浮置栅极。 0005 在填入作为浮置栅极的导体层 108 后， 需。

10、要将基底 10 上方结构的表面平坦化， 以确保存储单元的电性并利于后续工艺的进行， 故可实施一化学机械研磨 （chemical mechanical polish， CMP） 步骤。此步骤通常通过先形成一图案化的研磨阻挡层覆盖于基 底10的周边区上， 再以此图案化的研磨阻挡层为基准， 将基底10上方的结构研磨至适当的 厚度及表面均匀度。如图 1C 所示， 研磨阻挡层 110 通常是利用在基底 10 上方沉积一层与 导体层108具有不同刻蚀选择比的膜层而形成， 例如在使用多晶硅作为导体层108时， 可沉 积由一氮化硅层与一四乙氧基硅烷 （tetraethyl orthosilicate， TEO。

11、S） 层积而形成的双层 结构作为研磨阻挡层110。 通过一光学微影及刻蚀步骤， 可选择性移除研磨阻挡层110位于 存储单元区C的部分， 留下位于周边区P的部分而形成图案化的研磨阻挡层110 。 然而， 请 说 明 书 CN 103943571 A 3 2/4 页 4 同时参照图 1C 图 1D， 由于图案化的研磨阻挡层 110 是设置于导体层 108 之上， 因此基底 10上部分导体层108厚度较薄的区域其高度可能略低于图案化的研磨阻挡层110 ， 导致进 行化学机械研磨时， 这些厚度较薄的区域无法受到充分的研磨而使基底 10 上方结构的表 面均匀度变差， 例如在非易失性存储器装置 100 的。

12、存储单元区 C 的浮置栅极上可能会形成 碟状凹陷 D （gate dishing） ， 或在周边区 P 可能会有导体层材料的残留等等， 进而产生装置 失效、 临界电压漂移 （Vt distribution shift） 、 装置可靠度降低、 及生产良率降低等问题。 0006 因此， 亟需寻求一种新的非易失性存储器的制造方法， 以解决现有方法中上述的 问题， 并改善存储器装置的效能。 发明内容 0007 本发明提供一种非易失性存储器的制造方法， 以解决现有技术中存在的由于碟状 凹陷和导体层材料残留导致的装置失效、 临界电压漂移、 装置可靠度降低及生产良率降低 等问题。 0008 为实现上述目的，。

13、 本发明一实施例提供一种非易失性存储器的制造方法， 包括 ： 提 供一基底， 基底包括一存储单元区及一周边区， 基底具有多个隔离结构突出于基底的表面， 且在隔离结构之间具有一介电层及位于介电层上的一第一掩膜层 ； 回刻蚀第一掩膜层， 使 第一掩膜层低于隔离结构 ； 在隔离结构及第一掩膜层上毯覆式形成一第二掩膜层 ； 选择性 移除位于存储单元区的第二掩膜层及第一掩膜层 ； 移除位于周边区的第二掩膜层， 留下位 于周边区的第一掩膜层 ； 在位于存储单元区的隔离结构之间形成一导电层 ； 以及以位于周 边区的第一掩膜层为研磨终止层， 实施一化学机械研磨步骤。 0009 通过本发明， 可避免由于表面均匀。

14、度不佳导致的装置失效、 临界电压漂移、 装置可 靠度及生产良率降低等问题， 同时， 由于本发明与现行工艺相容， 且步骤简单， 可在不增加 生产成本的情况下提升装置效能。 0010 为让本发明的上述和其他目的、 特征、 和优点能更明显易懂， 下文特举出较佳实施 例， 并配合所附图式， 作详细说明如下。 附图说明 0011 图 1A 图 1D 为一系列剖面图， 用以说明现有非易失性存储器的制造方法的流 程 ； 0012 图 2A 图 2E 为一系列剖面图， 用以说明本发明的非易失性存储器的制造方法的 一实施例的流程。 0013 附图标记 0014 10、 20 基底 0015 100、 200 非。

15、易失性存储器装置 0016 102c、 102p、 202c、 202p 隔离结构 0017 104c、 104p、 204 介电层 0018 104c 、 104p 、 204 穿隧介电层 0019 108 导体层 0020 110 研磨终止层 说 明 书 CN 103943571 A 4 3/4 页 5 0021 110 图案化的研磨终止层 0022 206c、 206p 第一掩膜层 0023 208 第二掩膜层 0024 208 图案化的第二掩膜层 0025 210c 开口 0026 212c 浮置栅极 0027 C 存储单元区 0028 P 周边区 0029 D 碟状凹陷的缺陷 003。

16、0 t 高度差 0031 I 井注入 （离子注入） 具体实施方式 0032 本发明提供多个实施例以说明本发明的技术特征， 实施例的内容及绘制的图式仅 作为例示说明之用， 并非用以限缩本发明保护范围。 图式中可能省略非必要元件， 不同特征 可能并未按照比例绘制。本发明所揭示内容可能在不同实施例中使用重复的元件符号， 并 不代表不同实施例或图式间具有关联。此外， 一元件形成于另一元件 “上方” 、“之上” 、“下 方” 或 “之下” 可包含两元件直接接触的实施例， 或也可包含两元件之间夹设有其它额外元 件的实施例。各种元件可能以任意不同比例显示以使图示清晰简洁。 0033 图 2A 图 2E 为一。

17、系列剖面图， 用以说明本发明的非易失性存储器的制造方法的 一实施例的流程。 0034 首先， 请参照图 2A， 提供一基底 20， 基底 20 包括一存储单元区 C 及一周边区 P。在 基底 20 的前述二个区域 （存储单元区 C 及周边区 P） 中分别形成有多个隔离结构 202c 及 202p， 其突出于基底 20 表面。前述隔离结构 202c 及 202p 可使用本领域所熟知的浅沟槽隔 离工艺形成， 例如可于基底 20 上依序沉积一介电层材料 （未绘示） 及一第一掩膜层材料 （未 绘示） 后， 通过一光学微影及刻蚀步骤移除部分第一掩膜层材料、 介电层材料及基底 20， 以 在基底 20 内。

18、形成多个沟槽， 而在各个沟槽之间则形成介电层 204 及位于介电层 204 上的第 一掩膜层 206c 及 206p。然后于前述沟槽中填入介电材料， 以分别形成突出于基底 20 表面 的隔离结构 202c 及 202p， 用以电性隔离不同装置， 例如存储单元。在此步骤中， 基底 20 可 为一硅基底， 介电层 204（或介电层材料） 可包括氧化硅， 其厚度可介于 140 180 纳米之 间， 并可通过热氧化法或化学气相沉积法形成。第一掩膜层 206c 及 206p 可包括氮化硅， 并 可通过化学气相沉积法形成。隔离结构 202c 及 202p 可包括以适当方法形成的氧化硅， 例 如通过高密度电。

19、浆化学气相沉积法 （high density plasma chemical vapor deposition， HDP-CVD） 所形成的氧化硅。在形成隔离结构 202c 及 202p 之后， 并不移除第一掩膜层 206c 及 206p， 因此在各个隔离结构 202c 及 202p 之间的介电层 204 上仍然保有第一掩膜层 206c 及 206p。 0035 接着， 请参照图 2B， 回刻蚀第一掩膜层 206c 及 206p 表面的一部分， 使第一掩膜层 206c 及 206p 的表面低于隔离结构 202c 及 202p， 且与隔离结构 202c 及 202p 具有一高度差 t。随后， 在。

20、隔离结构 202c 及 202p 以及第一掩膜层 206c 及 206p 上毯覆式形成一第二掩膜 说 明 书 CN 103943571 A 5 4/4 页 6 层 208。在回刻蚀步骤之前， 可先使用本领域所熟知的去氧化硅 （de-glass） 工艺， 使隔离结 构 202c 及 202p 约略低于第一掩膜层 206c 及 206p 而便于整面性 （blanket） 移除第一掩膜 层 206c 及 206p。在本实施例中， 高度差 t 为 150 300 埃。第二掩膜层 208 可使用多 晶硅， 其厚度为大于 300 埃， 且可使用例如化学气相沉积法而形成。 0036 请参照图 2C， 为了形。

21、成各个存储单元的浮置栅极， 需要移除至少位于存储单元区 C 的第一掩膜层 206c 及第二掩膜层 208， 以露出各个隔离结构 202c 之间的开口 210c。在本 实施例中， 于形成第二掩膜层 208 之后， 是先通过一光学微影及刻蚀步骤图案化第二掩膜 层208， 以选择性移除第二掩膜层208位于存储单元区C的部分而仅留下位于周边区P的第 二掩膜图案层 208 。之后， 再移除位于存储单元区 C 的第一掩膜层 206c。在移除位于存储 单元区 C 的第一掩膜层 206c 时， 由于位于周边区 P 的第一掩膜层 206p 受到第二掩膜图案 层 208 的保护， 因此不会与位于存储单元区 C 的。

22、第一掩膜层 206c 一起被移除， 而可继续保 留于后续步骤中。移除第一掩膜层 206 的方法可包括湿法付蚀。 0037 请参照图 2D， 将第二掩膜图案层 208 移除， 且可依本领域所熟知的技术进行存储 器单元的井注入 I。之后， 请参照图 2E， 在注入完成后可移除位于存储单元区 C 的介电层 204c， 并另行形成穿隧介电层 204c ， 以确保存储单元的介电层的品质， 并于图 2D 所示的结 构上毯覆式形成一导体层 （未绘示） ， 以填充存储单元区 C 中各个隔离结构 202c 及 202p 之 间的开口 210c（标示于图 2D 中） ， 并以位于周边区 P 的第一掩膜层 206p。

23、 为研磨终止层， 实 施一化学机械研磨步骤以进行表面平坦化， 并于存储单元区 C 中形成浮置栅极 212c。在本 实施例中， 由于进行化学机械研磨时， 对多晶硅及氧化硅的刻蚀选择比较为接近， 而多晶硅 与氮化硅的刻蚀选择比差异较大， 故进行化学机械研磨时， 由多晶硅所构成的导体层材料 及由氧化硅所构成的隔离结构 202c 及 202p 两者的研磨速度较相近且较快， 而由氮化硅所 构成的第一掩膜层 206p 的研磨速度较慢， 而使位于周边区 P 的第一掩膜层 206p 成为研磨 的基准点。在完成化学机械研磨步骤后， 即可得到在位于存储单元区 C 的隔离结构 202c 之 间具有浮置栅极 212c。

24、 的非易失性存储器装置 200。在本实施例中， 位于周边区 P 的隔离结 构 202p 之间则仍然保留第一掩膜层 206p。 0038 由于本发明是使用高度低于隔离结构202c及202p且设置于导体层材料下方的第 一掩膜层206p作为研磨终止层， 相较于在现有技术中使用设置于导体层108上方而可能高 于部分区域的导体层108的第一掩膜层110 作为研磨终止层 （请参照图1D） ， 本发明可确保 非易失性存储器装置 200 在制作过程中， 其表面被研磨至目标高度， 因而可避免表面均匀 度不佳 （例如具有碟状凹陷、 导体层材料残留等缺陷） ， 导致装置失效、 临界电压漂移、 装置 可靠度及生产良率。

25、降低等问题。此外， 本发明所提供的非易失性存储器制造方法与现行工 艺相容， 且步骤简单， 故可在不增加生产成本的情况下提升装置效能。 0039 虽然本发明已以多个较佳实施例揭露如上， 然其并非用以限定本发明， 任何所属 技术领域中普通技术人员， 在不脱离本发明的精神和范围内， 当可作任意的更动与润饰， 因 此本发明的保护范围当视权利要求书所界定的为准。 说 明 书 CN 103943571 A 6 1/5 页 7 图 1A 图 1B 说 明 书 附 图 CN 103943571 A 7 2/5 页 8 图 1C 图 1D 说 明 书 附 图 CN 103943571 A 8 3/5 页 9 图 2A 图 2B 说 明 书 附 图 CN 103943571 A 9 4/5 页 10 图 2C 图 2D 说 明 书 附 图 CN 103943571 A 10 5/5 页 11 图 2E 说 明 书 附 图 CN 103943571 A 11 。