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1、(10)申请公布号 CN 103972175 A (43)申请公布日 2014.08.06 CN 103972175 A (21)申请号 201310028291.0 (22)申请日 2013.01.25 H01L 21/8247(2006.01) (71)申请人 华邦电子股份有限公司 地址 中国台湾台中市大雅区科雅一路 8 号 (72)发明人 蒋汝平 廖修汉 (74)专利代理机构 隆天国际知识产权代理有限 公司 72003 代理人 赵根喜 吕俊清 (54) 发明名称 NAND 闪存的镶嵌结构的制造方法 (57) 摘要 本发明公开了一种 NAND 闪存的镶嵌结构的 制造方法。 在衬底中的第一介。
2、电层及NAND串间的 接触窗插塞上先依序形成终止层及第二介电层。 在第二介电层上依序形成具有对应接触窗插塞的 至少一第一开口的图案化终止层和第三介电层。 在第三介电层上形成具有对应第一开口的至少一 第二开口的图案化掩膜层， 并以图案化掩膜层为 掩膜， 移除对应第二开口的第三介电层及对应第 一开口的第二介电层， 以形成沟槽及介层窗， 并暴 露出接触窗插塞。然后在沟槽及介层窗内形成与 接触窗插塞接触的导体层。 (51)Int.Cl. 权利要求书 2 页 说明书 8 页 附图 14 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书8页 附图14页 (10)申请公。
3、布号 CN 103972175 A CN 103972175 A 1/2 页 2 1. 一种 NAND 闪存的镶嵌结构的制造方法， 包括 ： 提供一衬底， 具有一存储单元阵列， 该存储单元阵列包括沿一方向配置的多个 NAND 串， 其中在该方向上， 各该 NAND 串包括多个字线及位于该多个字线下方的多个浮置栅极， 以及位在该多个字线的两端的两个选择晶体管 ； 于该衬底上形成一第一介电层， 该第一介电层覆盖该存储单元阵列 ； 于邻近的各该 NAND 串之间形成接触该衬底的至少一接触窗插塞 ； 于该第一介电层及该接触窗插塞上形成一终止层 ； 于该终止层上形成一第二介电层 ； 于该第二介电层上形成。
4、一图案化终止层， 该图案化终止层具有对应该接触窗插塞的至 少一第一开口并露出该第二介电层 ； 于该图案化终止层上及该第一开口中形成一第三介电层 ； 于该第三介电层上形成一图案化掩膜层， 具有对应该第一开口的至少一第二开口， 该 第二开口沿该方向延伸并露出该第三介电层 ； 以该图案化掩膜层为掩膜， 移除自该第二开口露出的该第三介电层而形成一沟槽， 并 继续移除自该第一开口露出的该第二介电层而形成一介层窗并露出该终止层 ； 移除露出的该终止层， 使该接触窗插塞暴露出来 ； 以及 在该沟槽及该介层窗内形成一导体层， 该导体层与该接触窗插塞接触。 2. 如权利要求 1 所述的 NAND 闪存的镶嵌结构。
5、的制造方法， 其中该第一介电层、 该第二 介电层及该第三介电层包括氧化硅层。 3.如权利要求1所述的NAND闪存的镶嵌结构的制造方法， 其中该终止层及该图案化终 止层的材料包括氮化硅。 4.如权利要求1所述的NAND闪存的镶嵌结构的制造方法， 其中形成该导体层的步骤包 括填满该介层窗而形成一介层窗插塞， 并填满该沟槽而形成一位线。 5.如权利要求1所述的NAND闪存的镶嵌结构的制造方法， 其中形成该导体层的步骤前 还包括移除该图案化掩膜层。 6.如权利要求1所述的NAND闪存的镶嵌结构的制造方法， 其中在形成该第一介电层之 前， 还包括至少在各该选择晶体管的侧壁上形成一间隔壁。 7. 如权利要。
6、求 6 所述的 NAND 闪存的镶嵌结构的制造方法， 其中该间隔壁包括氧化硅 层。 8. 一种 NAND 闪存的镶嵌结构的制造方法， 包括 ： 提供一衬底， 具有一存储单元阵列及一周边区， 其中该周边区包括至少一晶体管， 该存 储单元阵列包括沿一方向配置的多个NAND串， 而在该方向上， 各该NAND串包括多个字线及 位于该多个字线下方的多个浮置栅极， 以及位在该多个字线的两端的两个选择晶体管 ； 于该衬底上形成一第一介电层， 该第一介电层覆盖该存储单元阵列及该周边区的该晶 体管 ； 于邻近的各该 NAND 串之间形成接触该衬底的至少一第一接触窗插塞 ； 于该第一介电层及该第一接触窗插塞上形成。
7、一终止层 ； 于该终止层上形成一第二介电层 ； 于该第二介电层上形成一图案化终止层， 该图案化终止层具有对应该第一接触窗插塞 权 利 要 求 书 CN 103972175 A 2 2/2 页 3 的至少一第一开口与位于该周边区的至少一第二开口， 并露出该第二介电层 ； 于该图案化终止层上以及该第一开口及该第二开口中形成一第三介电层 ； 于该第三介电层上形成一图案化掩膜层， 其中具有对应该第一开口且沿该方向延伸的 至少一第三开口， 以及对应该第二开口的至少一第四开口， 并露出该第三介电层 ； 以该图案化掩膜层为掩膜， 移除自该第三开口与该第四开口露出的该第三介电层而形 成一沟槽， 并继续移除自该。
8、第一开口及该第二开口露出的该第二介电层而形成一介层窗并 露出该终止层 ； 移除露出的该终止层， 使该第一接触窗插塞暴露出来且暴露该周边区的该第一介电 层 ； 以及 在该沟槽与该介层窗内形成一导体层， 该导体层与该第一接触窗插塞接触。 9.如权利要求8所述的NAND闪存的镶嵌结构的制造方法， 其中形成该图案化终止层的 步骤包括使该第二开口对应于该周边区的该晶体管上。 10. 如权利要求 8 所述的 NAND 闪存的镶嵌结构的制造方法， 其中形成该第一接触窗插 塞的步骤包括于该周边区中的该晶体管的至少一侧形成接触该衬底的至少一第二接触窗 插塞。 11.如权利要求10所述的NAND闪存的镶嵌结构的制。
9、造方法， 其中形成该图案化终止层 的步骤包括使该图案化终止层在该周边区中具有对应该第二接触窗插塞的至少一第五开 口。 12.如权利要求11所述的NAND闪存的镶嵌结构的制造方法， 其中形成该图案化掩膜层 的步骤包括使该图案化掩膜层在该周边区中具有对应该第五开口的至少一第六开口。 13.如权利要求10所述的NAND闪存的镶嵌结构的制造方法， 其中形成该图案化掩膜层 的步骤包括使该图案化掩膜层在该周边区中具有对应该第二接触窗插塞的至少一第七开 口。 14.如权利要求13所述的NAND闪存的镶嵌结构的制造方法， 其中以该图案化掩膜层为 掩膜， 移除自该第七开口露出的该第三介电层而形成一沟槽。 15.。
10、如权利要求8所述的NAND闪存的镶嵌结构的制造方法， 其中该第一介电层、 该第二 介电层及该第三介电层包括氧化硅层。 16. 如权利要求 8 所述的 NAND 闪存的镶嵌结构的制造方法， 其中该终止层及该图案化 终止层的材料包括氮化硅。 17. 如权利要求 8 所述的 NAND 闪存的镶嵌结构的制造方法， 其中形成该导体层的步骤 前还包括移除该图案化掩膜层。 18. 如权利要求 8 所述的 NAND 闪存的镶嵌结构的制造方法， 其中在形成该第一介电层 之前， 还包括至少在各该选择晶体管及该晶体管的侧壁上形成一间隔壁。 19.如权利要求18所述的NAND闪存的镶嵌结构的制造方法， 其中该间隔壁包。
11、括氧化硅 层。 权 利 要 求 书 CN 103972175 A 3 1/8 页 4 NAND 闪存的镶嵌结构的制造方法 技术领域 0001 本发明是有关于一种易失性存储器的制造方法， 且特别是有关于一种 NAND 闪存 的镶嵌结构的制造方法。 背景技术 0002 随着积体电路技术的进步及元件尺寸的缩小， 为了克服愈来愈小的线宽以及防止 对准失误 （mis-alignment） ， 通常会采用自行对准工艺 （self-alignment process） 的设计。 0003 以 NAND 闪存元件为例， 为了确保电性连接， 各位线需要覆盖介层窗， 且介层窗必 须覆盖并垂直地对准相对应的接触窗，。
12、 因此通常需进行多道光刻工艺来形成上述结构， 且 需要高的解析度， 从而容易增加对准失误的风险。 0004 因此， 亟需一种可简化工艺步骤及避免对准失误问题的 NAND 闪存的互连 (interconnection) 的制造方法。 发明内容 0005 本发明提供一种 NAND 闪存的镶嵌结构的制造方法， 其可简化工艺步骤以及避免 对准失误。 0006 本发明另提供一种 NAND 闪存的镶嵌结构的制造方法， 其以简单步骤形成位线， 而 同时降低周边区中导线的电阻值。 0007 本发明提出一种 NAND 闪存的镶嵌结构的制造方法。提供具有存储单元阵列的衬 底， 存储单元阵列包括沿一方向配置的多个 。
13、NAND 串， 且在此方向上， 各 NAND 串包括多个字 线及位于多个字线下方的多个浮置栅极， 以及位在多个字线的两端的两个选择晶体管。在 衬底上形成覆盖存储单元阵列的第一介电层。在邻近的 NAND 串之间形成接触衬底的至少 一接触窗插塞。在第一介电层及接触窗插塞上依序形成终止层及第二介电层。在第二介电 层上形成图案化终止层， 其具有对应接触窗插塞的至少一第一开口并露出第二介电层。在 图案化终止层上及第一开口中形成第三介电层。在第三介电层上形成图案化掩膜层， 其具 有对应第一开口的至少一第二开口， 且此第二开口沿上述方向延伸并露出第三介电层。以 图案化掩膜层为掩膜， 移除自第二开口露出的第三。
14、介电层而形成沟槽， 并继续移除自第一 开口露出的第二介电层而形成介层窗并露出终止层。移除露出的终止层， 使接触窗插塞暴 露出来。在沟槽及介层窗内形成与接触窗插塞接触的导体层。 0008 本发明另提出一种 NAND 闪存的镶嵌结构的制造方法。提供具有存储单元阵列及 周边区的衬底， 且周边区包括至少一晶体管， 以及存储单元阵列包括沿一方向配置的多个 NAND 串， 而在此方向上， 各 NAND 串包括多个字线及位于多个字线下方的多个浮置栅极， 以 及位在多个字线的两端的两个选择晶体管。 在衬底上形成覆盖存储单元阵列及周边区的晶 体管的第一介电层。 在邻近的NAND串之间形成接触衬底的至少一第一接触。
15、窗插塞。 在第一 介电层及第一接触窗插塞上依序形成终止层及第二介电层。 在第二介电层上形成图案化终 止层， 其具有对应第一接触窗插塞的至少一第一开口与位于周边区的至少一第二开口， 并 说 明 书 CN 103972175 A 4 2/8 页 5 露出第二介电层。在图案化终止层上以及第一开口及第二开口中形成第三介电层。在第三 介电层上形成图案化掩膜层， 其具有对应第一开口且沿上述方向延伸的至少一第三开口， 以及对应第二开口的至少一第四开口， 并露出第三介电层。 以图案化掩膜层为掩膜， 移除自 第三开口与第四开口露出的第三介电层而形成沟槽， 并继续移除自第一开口及第二开口露 出的第二介电层而形成介。
16、层窗并露出终止层。移除露出的终止层， 使第一接触窗插塞及周 边区的第一介电层暴露出来。在沟槽与介层窗内形成与第一接触窗插塞接触的导体层。 0009 基于上述， 本发明所提出的 NAND 闪存的镶嵌结构的制造方法利用自行对准双镶 嵌 （self aligned daul damascene） 工艺， 以形成位线及与介层窗插塞， 因而有效降低工艺 步骤复杂度以及避免对准失误。另外， 本发明所提出的 NAND 闪存的镶嵌结构的制造方法可 在衬底上同时对存储单元阵列及周边区进行处理， 因此有效地降低工艺复杂度， 并且可降 低周边区中导线的电阻值。 0010 为让本发明的上述特征和优点能更明显易懂， 下。
17、文特举实施例， 并配合所附图式 作详细说明如下。 附图说明 0011 图 1 到图 7C 为依照本发明的第一实施例的 NAND 闪存的镶嵌结构的制造流程图。 0012 图 8A 到图 8G 为依照本发明的第二实施例的 NAND 闪存的镶嵌结构的制造流程剖 面图。 0013 图 9A 到图 9F 为依照本发明的第三实施例的 NAND 闪存的镶嵌结构的制造流程剖 面图。 0014 图 10A 到图 10D 为依照本发明的第四实施例的 NAND 闪存的镶嵌结构的制造流程 剖面图。 0015 其中， 附图标记说明如下 ： 0016 100、 200 ： 衬底 0017 102、 202 ： 存储单元阵。
18、列 0018 104、 204 ： NAND 串 0019 106、 206 ： 字线 0020 107、 207 ： 浮置栅极 0021 108、 208 ： 选择晶体管 0022 109、 209 ： 栅间介电层 0023 110、 210 ： 栅极氧化层 0024 111、 211 ： 间隔壁 0025 112、 212 ： 第一介电层 0026 114、 214、 314、 315 ： 接触窗插塞 0027 116、 216、 316 ： 终止层 0028 118、 218、 318 ： 第二介电层 0029 122、 222、 322、 422 ： 图案化终止层 0030 123、 。
19、125、 223、 225、 231、 233、 227、 323、 325、 331、 333、 327、 423、 425、 433、 427 ： 开口 0031 124、 224、 324、 424 ： 第三介电层 说 明 书 CN 103972175 A 5 3/8 页 6 0032 126、 226、 326、 426 ： 图案化掩膜层 0033 127 ： 沟槽 0034 128、 228a、 228b、 328a、 328b、 428 ： 介层窗 0035 130、 230、 330、 430 ： 导体层 0036 203 ： 周边区 0037 205 ： 晶体管 0038 20。
20、5a ： 栅极 0039 205b ： 栅介电层 具体实施方式 0040 图 1 到图 7C 为依照本发明的第一实施例的 NAND 闪存的镶嵌结构的制造流程图。 0041 首先， 请参照图 1， 提供其上具有存储单元阵列 102 的衬底 100， 衬底 100 例如是硅 衬底。在 B-B 线方向上， 存储单元阵列 102 配置有多个 NAND 串 104， 各个 NAND 串 104 包括 多个字线 106、 位在字线 106 下方的浮置栅极 107， 以及位在多个字线 106 两端的两个选择 晶体管 108， 其中字线 106 及浮置栅极 107 的材料例如是掺杂多晶硅。而字线 106 与浮。
21、置 栅极 107 之间还包括具有栅间介电层 109， 其材料例如是氧化硅 / 氮化硅 / 氧化硅。此外， 在衬底 100 与存储单元阵列 102 之间还包括形成有栅极氧化层 110， 其材料例如是氧化硅， 而其形成方法包括进行热氧化法。另外， 在图 1 中的各个 NAND 串 104 虽然只绘示 2 个字线 106， 但本发明并不限定于此。 0042 接着， 请参照图 2， 在衬底 100 上形成第一介电层 112， 以覆盖存储单元阵列 102。 第一介电层 112 的材料例如是氧化硅， 而其形成方法包括进行化学气相沈积工艺。之后， 在 B-B 线方向上的邻近的两个 NAND 串 104 之间。
22、形成接触衬底 100 的接触窗插塞 114。接触窗 插塞 114 的材料例如是金属钨， 而其形成方法例如在第一介电层 112 及栅极氧化层 110 中 形成暴露出部分衬底100的接触窗开口 （未绘示） ， 然后于接触窗开口中填满金属材料， 以形 成接触窗插塞 114， 但本发明并不以此为限。此外， 在形成第一介电层 112 之前还可选择于 选择晶体管 108 的侧壁上形成间隔壁 （spacer） 111， 其材料例如是氮化硅。在本实施例中， 接触窗插塞 114 例如是位线接触窗插塞， 且当形成位线接触窗插塞的同时， 还可形成 NAND 串 104 的源极线插塞 （未绘示） 。另外， 在图 2 。
23、中， 虽然绘示衬底 100 上具有 5 个接触窗插塞 114， 但本发明并不限定于此。 0043 此外， 虽然图2中绘示的第一介电层112高于间隔壁111而覆盖NAND串104， 但本 发明并不以此为限 ； 换句话说， 第一介电层 112 的顶面可与间隔壁 111 的顶面共平面， 刚好 填满 NAND 串 104 之间的空隙。 0044 之后， 请参照图 3， 在第一介电层 112 及接触窗插塞 114 上依序形成终止层 116 及 第二介电层118。 终止层116的材料例如是氮化硅， 而其形成方法包括进行化学气相沈积工 艺。而第二介电层 118 例如是氧化硅层， 其形成方法包括进行化学气相沈。
24、积工艺。 0045 然后， 请参照图4， 在第二介电层118上形成图案化终止层122， 其具有对应接触窗 插塞 114 的至少一第一开口 123， 并暴露出对应第一开口 123 的部分第二介电层 118。图案 化终止层 122 的材料例如是氮化硅， 而其形成方法例如先在第二介电层 118 上全面性地沈 积一层材料层， 再进行光刻蚀刻工艺， 以于此材料层中形成第一开口 123。 说 明 书 CN 103972175 A 6 4/8 页 7 0046 之后， 请参照图 5A、 图 5B 及图 5C， 其中图 5A 为上视图， 图 5B 为沿图 5A 中的 B-B 线的剖面图， 而图 5C 为沿图 。
25、5A 中的 C-C 线的剖面图。在图案化终止层 122 上及第一开口 123 中形成第三介电层 124。第三介电层 124 例如是氧化硅层， 其形成方法包括进行化学气 相沈积工艺。接着， 在第三介电层 124 上形成图案化掩膜层 126， 其具有对应第一开口 123 的至少一第二开口125， 且第二开口125呈沟槽状并暴露出对应第二开口125的部分第三介 电层 124。图案化掩膜层 126 的材料例如是光阻材料， 且其第二开口 125 是以光刻工艺形 成。在其他实施例中， 图案化掩膜层 126 亦可为硬掩膜 (hard mask)。 0047 然后， 请参照图6A及图6B， 其分别显示图5B以。
26、及图5C的下一步骤的同一视角图。 在以图案化掩膜层 126 为掩膜， 移除自第二开口 125 露出的部分第三介电层 124 而形成沟 槽 127 之后， 继续移除自第一开口 123 露出的部分第二介电层 118 而形成介层窗 128 并暴 露出对应第一开口 123 的部分终止层 116。部分第三介电层 124 及部分第二介电层 118 的 移除方法例如干蚀刻工艺。 0048 之后， 请参照图 7A、 图 7B 及图 7C， 其中图 7A 为上视图， 图 7B 为沿图 7A 中的 B-B 线的剖面图， 而图 7C 为沿图 7A 中的 C-C 线的剖面图。移除露出的部分终止层 116， 使接触 窗。
27、插塞 114 暴露出来， 部分终止层 116 的移除方法包括进行干蚀刻工艺。接着， 在沟槽 127 及介层窗 128 内形成导体层 130， 且导体层 130 与接触窗插塞 114 相接触， 其中导体层 130 的材料例如是金属钨， 而其形成方法包括进行化学气相沈积工艺。 然后， 可通过化学机械研 磨工艺 （CMP） 将沟槽 127 之外的金属钨移除。此外， 在形成导体层 130 之前， 还可先将图案 化掩膜层 126 移除， 且移除方法包括进行干式蚀刻工艺。在本实施例中， 沿 B-B 线方向延伸 的导体层 130 是作为 NAND 闪存的位线。 0049 基于第一实施例可知， 上述 NAND。
28、 闪存的制造方法于介电层中夹了一层图案化终 止层 122， 并利用介电层 ( 如氧化硅 ) 对终止层 ( 如氮化硅 ) 的高蚀刻选择比， 以一步骤蚀 刻工艺形成沟槽 127 及介层窗 128， 并一步骤完成金属钨的填入， 因此为一自行对准双镶嵌 工艺， 其有效地降低工艺步骤复杂度， 及避免对准失误。 0050 图 8A 到图 8G 为依照本发明的第二实施例的 NAND 闪存的镶嵌结构的制造流程剖 面图。应注意， 图示仅作为解说之用， 并非用以限定本发明。 0051 首先， 请参照图8A， 提供衬底200， 衬底200例如是硅衬底， 且其具有存储单元阵列 202 及周边区 203， 其中周边区 。
29、203 包括至少一晶体管 205， 晶体管 205 由栅介电层 205b 及 位于栅介电层 205b 上的栅极 205a 所构成。另外， 在剖面方向上， 存储单元阵列 202 配置有 多个 NAND 串 204， 各个 NAND 串 204 包括多个字线 206、 位在字线 206 下方的多个浮置栅极 207， 以及位在多个字线 206 两端的两个选择晶体管 208， 其中字线 206 及浮置栅极 207 的 材料例如是掺杂多晶硅， 其可与周边区 203 的栅极 205a 一起形成。而字线 206 与浮置栅极 207 之间还包括有栅间介电层 209， 其材料例如是氧化硅 / 氮化硅 / 氧化硅。
30、。此外， 在衬底 200 与存储单元阵列 202 之间还包括形成有栅极氧化层 210， 其材料例如是氧化硅， 而其可 与周边区 203 的栅介电层 205b 一起通过如热氧化法的类的工艺形成。另外， 在图 8A 中的 各个 NAND 串 204 虽然只绘示 2 个字线 206， 且周边区 203 只绘示一个晶体管 205， 但本发明 并不限定于此。 0052 接着， 请参照图 8B， 在衬底 200 上形成第一介电层 212， 以覆盖存储单元阵列 202 及周边区 203 的晶体管 205。第一介电层 212 的材料例如是氧化硅， 而其形成方法包括进 说 明 书 CN 103972175 A 。
31、7 5/8 页 8 行化学气相沈积工艺。此外， 在形成第一介电层 212 之前， 可选择于选择晶体管 208 及晶体 管205的侧壁上形成间隔壁211， 其材料例如是氮化硅。 另外， 虽然图8B中绘示的第一介电 层 212 高于间隔壁 211 而覆盖 NAND 串 204， 但本发明并不以此为限 ； 换句话说， 第一介电层 212 的顶面可与间隔壁 211 的顶面共平面， 刚好填满住 NAND 串 204 之间的空隙。之后， 在剖 面方向上的邻近的两个 NAND 串 204 之间形成接触衬底 200 的第一接触窗插塞 214。第一接 触窗插塞214的材料例如是金属钨， 而其形成方法例如在第一介。
32、电层212及栅极氧化层210 中形成暴露出部分衬底200的接触窗开口 （未绘示） ， 然后于接触窗开口中填满金属材料， 以 形成第一接触窗插塞 214， 但本发明并不以此为限。在本实施例中， 第一接触窗插塞 214 例 如是位线接触窗插塞， 且当形成位线接触窗插塞的同时， 还可形成 NAND 串 204 的源极线插 塞 （未绘示） 。 0053 之后， 请参照图 8C， 在第一介电层 212 及第一接触窗插塞 214 上依序形成终止层 216 及第二介电层 218。终止层 216 的材料例如是氮化硅， 而其形成方法包括进行化学气相 沈积工艺工艺。而第二介电层 218 例如是氧化硅层， 其形成方。
33、法包括进行化学气相沈积工 艺。 0054 然后， 请参照图 8D， 在第二介电层 218 上形成图案化终止层 222， 其具有对应第一 接触窗插塞 214 的至少一第一开口 223 及位于周边区 203 的至少一第二开口 231， 并暴露 出对应第一开口 223 及第二开口 231 的部分第二介电层 218。图案化终止层 222 的材料例 如是氮化硅， 而其形成方法例如先在第二介电层 218 上全面性地沈积一层材料层， 再进行 光刻蚀刻工艺， 以于此材料层中形成第一开口 223 及第二开口 231。之后， 在图案化终止层 222 上以及第一开口 223 及第二开口 231 中形成第三介电层 2。
34、24。第三介电层 224 例如是 氧化硅层， 其形成方法包括进行化学气相沈积工艺。另外， 图 8D 中的第二开口 231 虽然绘 示在周边区 203 的晶体管 205 上方， 但本发明并不以此为限。 0055 接着， 请参照图 8E， 在第三介电层 224 上形成图案化掩膜层 226， 其在存储单元阵 列 202 上具有对应第一开口 223 且沿剖面方向延伸的至少一第三开口 225， 以及在周边区 203 有对应第二开口 231 的至少一第四开口 233， 并暴露出部分第三介电层 224。图案化掩 膜层 226 的材料例如是光阻材料， 且其第三开口 225 及第四开口 233 是以光刻工艺形成。
35、， 但 本发明并不以此为限。在其他实施例中， 图案化掩膜层 226 亦可为硬掩膜。其中， 图 8E 中 的虚线表示图案化掩膜层 226 在平行于剖面方向上的轮廓 ； 且在贯穿页面的方向上， 图案 化掩膜层 226 内的第三开口 225 是间隔排列， 如第一实施例中的图 5A 及图 5C 所示。 0056 然后， 请参照图 8F， 以图案化掩膜层 226 为掩膜， 移除自第三开口 225 及第四开口 233 露出的部分第三介电层 224 而在存储单元阵列 202 上形成沟槽以及在周边区 203 形成 开口227， 并继续移除自第一开口223及第二开口231露出的部分第二介电层218而在存储 单元。
36、阵列202上形成介层窗228a以及在周边区203形成介层窗228b， 并暴露出部分终止层 216。移除部分第三介电层 224 及部分第二介电层 218 的方法例如干蚀刻工艺。其中， 图 8F 的存储单元阵列 202 中的沟槽平行于剖面方向， 如第一实施例中的图 6B 所示的沟槽 127。 0057 之后， 请参照图8G， 移除露出的部分终止层216， 使第一接触窗插塞214暴露出来， 此时周边区 203 的第一介电层 212 也会暴露出来。部分终止层 216 的移除方法包括进行干 蚀刻工艺。接着， 在沟槽、 开口 227 及介层窗 228a-b 内形成导体层 230， 且导体层 230 与第 。
37、一接触窗插塞214相接触， 其中导体层230的材料例如是金属钨， 而其形成方法包括进行化 说 明 书 CN 103972175 A 8 6/8 页 9 学气相沈积工艺。 然后， 可通过化学机械研磨工艺将沟槽和开口227之外的金属钨移除。 此 外， 在形成导体层 230 之前， 还可先将图案化掩膜层 226 移除， 且移除方法包括进行干式蚀 刻工艺。在本实施例中， 存储单元阵列 202 上沿剖面方向延伸的导体层 230 是作为 NAND 闪 存的位线， 而周边区 203 的导体层 230 可作为互连。 0058 同样地， 第二实施例是通过自行对准双镶嵌工艺形成位线及与接触窗插塞接触的 介层窗插塞。
38、， 因而有效地降低工艺复杂度， 及避免对准失误。另外， 第二实施例因为 NAND 闪 存的位线和互连是利用一致的步骤制作， 所以不但不会增加工艺复杂度， 还能通过增加互 连的深度， 从而降低其阻值。 0059 图 9A 到图 9F 为依照本发明的第三实施例的 NAND 闪存的镶嵌结构的制造流程剖 面图。其中， 图 9A 为接续图 8A 之后所进行的步骤。此外， 第三实施例和第二实施例中相同 或相类似的构件可采用相同的材料或方法来进行， 故于此不再赘述。 0060 首先， 请参照图 9A， 在剖面方向上的邻近的两个 NAND 串 204 之间形成接触衬底 200 的第一接触窗插塞 314， 且同。
39、时在周边区 203 中的晶体管 205 的至少一侧形成接触衬底 200的第二接触窗插塞315。 第一接触窗插塞314及第二接触窗插塞315的材料例如是金属 钨， 而其形成方法可参照上述各实施例。在本实施例中， 第一接触窗插塞 314 例如是位线接 触窗插塞， 且当形成位线接触窗插塞的同时， 还可形成 NAND 串 204 的源极线插塞 （未绘示） ； 第二接触窗插塞 315 则可连接至晶体管 205 的源 / 漏极 （未绘示） 。 0061 接着， 请参照图9B， 在第一介电层212、 第一接触窗插塞314及第二接触窗插塞315 上依序形成终止层316及第二介电层318。 终止层316的材料例。
40、如是氮化硅， 而其形成方法 可参照上述各实施例。而第二介电层 318 例如是氧化硅层， 其形成方法亦可参照上述各实 施例。 0062 然后， 请参照图 9C， 在第二介电层 318 上形成图案化终止层 322， 其具有对应第一 接触窗插塞 314 的至少一第一开口 323 及对应周边区 203 的第二接触窗插塞 315 的至少一 第五开口 331， 并暴露出对应第一开口 323 及第五开口 331 的部分第二介电层 318。图案化 终止层 322 的材料例如是氮化硅， 而其形成方法例如先在第二介电层 318 上全面性地沈积 一层材料层， 再进行光刻蚀刻工艺， 以于此材料层中形成第一开口 323。
41、 及第五开口 331。 0063 之后， 在图案化终止层 322 上以及第一开口 323 及第五开口 331 中形成第三介电 层 324。第三介电层 324 例如是氧化硅层， 其形成方法可参照上述各实施例。 0064 接着， 请参照图 9D， 在第三介电层 324 上形成图案化掩膜层 326， 其在存储单元阵 列 202 上具有对应第一开口 323 且沿剖面方向延伸的至少一第三开口 325， 以及在周边区 203 有对应第五开口 331 的至少一第六开口 333， 并暴露出部分第三介电层 324。图案化掩 膜层 326 的材料与形成方式可参照上述各实施例。其中， 图 9D 中的虚线表示图案化掩。
42、膜层 326 在平行于剖面方向上的轮廓 ； 且在贯穿页面的方向上， 与图案化掩膜层 326 内的第三开 口 325 间隔排列， 如第一实施例中的图 5A 及图 5C 所示。另外， 第六开口 333 不但可如图 9D 所示是在贯穿页面的方向上延伸， 也可依设计需要而改为沿剖面方向延伸。 0065 然后， 请参照图 9E， 以图案化掩膜层 326 为掩膜， 移除自第三开口 325 及第六开口 333 露出的部分第三介电层 324 而在存储单元阵列 202 上形成沟槽以及在周边区 203 形成 开口327， 并继续移除自第一开口323及第五开口331露出的部分第二介电层318而在存储 单元阵列202。
43、上形成介层窗328a以及在周边区203形成介层窗328b， 并暴露出部分终止层 说 明 书 CN 103972175 A 9 7/8 页 10 316。移除部分第三介电层 324 及部分第二介电层 318 的方法例如干蚀刻工艺。其中， 图 9E 中的存储单元阵列202中的沟槽平行于剖面方向， 如第一实施例中的图6B所示的沟槽127。 0066 之后， 请参照图9F， 移除露出的部分终止层316， 使第一接触窗插塞314暴露出来， 此时第二接触窗插塞 315 也会暴露出来。部分终止层 316 的移除方法包括进行干蚀刻工 艺。接着， 在沟槽、 开口 327 及介层窗 328a-b 内形成导体层 3。
44、30， 且导体层 330 与第一接触 窗插塞 314 及第二接触窗插塞 315 相接触， 导体层 330 的材料与形成方法可参照上述各实 施例。此外， 在形成导体层 330 之前， 还可先将图案化掩膜层 326 移除， 且移除方法包括进 行干式蚀刻工艺。在本实施例中， 在存储单元阵列 202 上沿剖面方向延伸的导体层 330 是 作为 NAND 闪存的位线， 而周边区 203 的导体层 330 可作为互连。 0067 同样地， 第三实施例是通过自行对准双镶嵌工艺形成位线及与接触窗插塞接触的 介层窗插塞， 因而有效地降低工艺复杂度， 及避免对准失误。另外， 第三实施例因为 NAND 闪 存的位线。
45、和互连是利用一致的步骤制作， 所以不会增加工艺复杂度， 从而节省工艺成本。 0068 图 10A 到图 10D 为依照本发明的第四实施例的 NAND 闪存的镶嵌结构的制造流程 剖面图。其中， 图 10A 为接续图 9B 之后所进行的步骤。此外， 第四实施例和第三实施例中 相同或相类似的构件可采用相同的材料或方法来进行， 故于此不再赘述。 0069 首先， 请参照图 10A， 在第二介电层 318 上形成图案化终止层 422， 其具有对应第 一接触窗插塞 314 的至少一第一开口 423， 并暴露出对应第一开口 423 的部分第二介电层 318。之后， 在图案化终止层 422 上以及第一开口 4。
46、23 中形成第三介电层 424。 0070 接着， 请参照图10B， 在第三介电层424上形成图案化掩膜层426， 其在存储单元阵 列 202 上具有对应第一开口 423 且沿剖面方向延伸的至少一第三开口 425， 以及在周边区 203 有对应第二接触窗插塞 315 的至少一第七开口 433， 并暴露出部分第三介电层 424。其 中， 图10B中的虚线表示图案化掩膜层426在平行于剖面方向上的轮廓 ； 且在贯穿页面的方 向上， 与图案化掩膜层 426 内的第三开口 425 间隔排列， 如第一实施例中的图 5A 及图 5C 所 示。另外， 第七开口 433 不但可如图 10B 所示是在贯穿页面的。
47、方向上延伸， 也可依设计需要 而改为沿剖面方向延伸。 0071 然后， 请参照图 10C， 以图案化掩膜层 426 为掩膜， 移除自第三开口 425 及第七开 口 433 露出的部分第三介电层 424 而在存储单元阵列 202 上形成沟槽以及在周边区 203 形 成开口 427， 并继续移除自第一开口 423 露出的部分第二介电层 318 而在存储单元阵列 202 上形成介层窗 428， 并暴露出部分终止层 316。其中， 图 10C 中的存储单元阵列 202 中的沟 槽平行于剖面方向， 如第一实施例中的图 6B 所示的沟槽 127。 0072 之后， 请参照图 10D， 移除露出的部分终止层。
48、 316， 使第一接触窗插塞 314 暴露出 来， 此时周边区 203 的第二介电层 318 也会暴露出来。接着， 在沟槽、 开口 427 与介层窗 428 内形成导体层 430， 且导体层 430 与第一接触窗插塞 314 相接触。此外， 在形成导体层 430 之前， 还可先将图案化掩膜层 426 移除。在本实施例中， 在存储单元阵列 202 上沿剖面方向 延伸的导体层 430 是作为 NAND 闪存的位线， 而周边区 203 的导体层 430 可作为互连。 0073 同样地， 第四实施例是通过自行对准双镶嵌工艺形成位线及与接触窗插塞接触的 介层窗插塞， 因而有效地降低工艺复杂度， 及避免对。
49、准失误。另外， 第四实施例因为 NAND 闪 存的位线和互连是利用一致的步骤制作， 所以不会增加工艺复杂度， 从而节省工艺成本。 0074 此外， 本发明的 NAND 闪存的镶嵌结构的制造方法， 针对周边区的电路设计， 根据 说 明 书 CN 103972175 A 10 8/8 页 11 需求而可选择性地将第二实施例、 第三实施例及第四实施例结合使用。 0075 综上所述， 上述实施例所提出的 NAND 闪存的镶嵌结构的制造方法采用自行对准 双镶嵌工艺， 以一步骤形成沟槽及介层窗， 从而形成位线及与接触窗插塞接触的介层窗插 塞， 因此有效地降低工艺步骤复杂度， 及避免对准失误。另外， 上述实施例所提出的 NAND 闪 存的镶嵌结构的制造方法可利用一致的步骤制作出 NAND 闪存的位线和互连， 从而降低工 艺步骤复杂度及工艺成本， 并可通过增加周边区的互连的深度， 而降低其阻值。 0076 虽然本发明已以实施例揭示如上， 然其并非用以限定本发明， 任何所属技术领域 中技术人员， 在不。