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1、(10)申请公布号 CN 103022043 A (43)申请公布日 2013.04.03 CN 103022043 A *CN103022043A* (21)申请号 201210579974.0 (22)申请日 2012.12.28 H01L 27/115(2006.01) H01L 21/8247(2006.01) (71)申请人 无锡来燕微电子有限公司 地址 214028 江苏省无锡市无锡新区长江路 21-1 号无锡国家集成电路设计院 （创 源大厦） 208-3、 208-4 室 (72)发明人 不公告发明人 (54) 发明名称 一种具有选择器晶体管的 P+ 单一多晶架构 且没有轻掺杂区。
2、域的嵌入式非挥发性记忆体及其 制备方法 (57) 摘要 本发明涉及一种具有选择器晶体管的 P+ 单 一多晶架构且没有轻掺杂区域且与 CMOS 工艺相 兼容的嵌入式非挥发性记忆体及其制备方法， 其 包括半导体基板及记忆体细胞， 记忆体细胞包括 没有轻参杂区域的PMOS晶体管、 控制电容和PMOS 选择器晶体管 ； 半导体基板的表面上淀积有栅介 质层， 栅介质层上设有浮栅电极， 浮栅电极覆盖并 贯穿没有轻参杂区域的 PMOS 晶体管和控制电容 上方对应的栅介质层， 浮栅电极的两侧淀积有侧 面保护层 ； 没有轻参杂区域的 PMOS 晶体管包括第 一N型区域及P型源极区与P型漏极区， 控制电容 包括第。
3、二 P 型区域及第一 P 型掺杂区域与第二 P 型掺杂区域。本发明结构紧凑， 能与 CMOS 工艺兼 容， 降低芯片成本， 提高存储的安全可靠性。 (51)Int.Cl. 权利要求书 3 页 说明书 11 页 附图 9 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 11 页 附图 9 页 1/3 页 2 1.一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS工艺相兼容 的嵌入式非挥发性记忆体， 包括半导体基板 ； 其特征是 ： 所述半导体基板内的上部设有若 干用于存储的记忆体细胞 （200） ， 所述记忆体细胞 （200） 包括没有。
4、轻参杂区域的 PMOS 晶体 管 （210） ， 控制电容 （220） 和 PMOS 选择器晶体管 （230） ； 所述没有轻参杂区域的 PMOS 晶体管 （210） 、 控制电容 （220） 间通过半导体基板内的领域介质区域 （214） 相互隔离 ； 所述没有轻 参杂区域的 PMOS 晶体管 （210） 、 PMOS 选择器晶体管 （230） 都是位于第一 N 型区域 （202） ， 且 相互之间是串联连接 ； 半导体基板的表面上淀积有栅介质层 （215） ， 所述栅介质层 （215） 上 设有浮栅电极 （216） 和栅电极 （216a） ， 所述浮栅电极 （216） 覆盖并贯穿没有轻参杂区。
5、域的 PMOS 晶体管 （210） 和控制电容 （220） 上方对应的栅介质层 （215） ， 浮栅电极 （216） 的两侧淀 积有侧面保护层 （217） ， 侧面保护层 （217） 覆盖浮栅电极 （216） 的侧壁 ； 所述栅电极 （216a） 覆盖 PMOS 选择器晶体管 （230） 上方对应的栅介质层 （215） ， 浮栅电极 （216a） 的两侧淀积有 侧面保护层 （217） ， 侧面保护层 （217） 覆盖栅电极 （216a） 的侧壁 , 没有轻参杂区域的 PMOS 晶体管 （210） 包括第一 N 型区域 （202） 及位于所述第一 N 型区域 （202） 内上部的 P 型源极 区。
6、 （213） 与 P 型漏极区 （221） ， 控制电容 （220） 包括第二 P 型区域 （205） 及位于所述第二 P 型区域 （205） 内上部的第一 P 型掺杂区域 （206） 与第二 P 型掺杂区域 （209） 与上方的浮栅 电极 （216） 相对应， 并分别与相应的栅介质层 （215） 及领域介质区域 （214） 相接触， PMOS 选 择器晶体管 （230） 包括第一 N 型区域 （202） 及位于所述第一 N 型区域 （202） 内上部的 P 型 源极区 （242） 与 P 型漏极区 （247） 。 2. 根据权利要求 1 所述一种具有选择器晶体管的 P+ 单一多晶架构且没有轻。
7、掺杂区域 且与 CMOS 工艺相兼容的嵌入式非挥发性记忆体， 其特征是 ： PMOS 晶体管 （210） 是没有轻参 杂区域。 3. 根据权利要求 1 所述一种具有选择器晶体管的 P+ 单一多晶架构且没有轻掺杂区域 且与 CMOS 工艺相兼容的嵌入式非挥发性记忆体， 其特征是 ： 包括第二 N 型区域 （203） 的深 井结构。 4.一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS工艺相兼容 的嵌入式非挥发性记忆体， 包括半导体基板 ； 其特征是 ： 所述半导体基板内的上部设有若 干用于存储的记忆体细胞 （200） ， 所述记忆体细胞 （200） 其特征是 ： 至少包含一个由。
8、浮栅电 极 （216） 项连接的没有轻参杂区域PMOS晶体管 （210） 和没有轻参杂区域的控制电容 （220） ， 和一个 PMOS 选择器晶体管 （230） 。 5.一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS工艺相兼容 的嵌入式非挥发性记忆体， 包括半导体基板 ； 其特征是 ： 所述半导体基板内的上部设有若 干用于存储的记忆体细胞 （200） ， 所述记忆体细胞 （200） 其特征是 ： 至少包含一个由浮栅电 极 （216） 项连接的没有轻参杂区域PMOS晶体管 （210） 和没有轻参杂区域的控制电容 （220） ， 和一个没有轻参杂区域的 PMOS 选择器晶体管 。
9、（230） 。 6.一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS工艺相兼容 的嵌入式非挥发性记忆体， 包括半导体基板 ； 其特征是 ： 所述半导体基板内的上部设有若 干用于存储的记忆体细胞 （200） ， 所述记忆体细胞 （200） 其特征是 ： 至少包含一个由浮栅电 极 （216） 项连接的没有轻参杂区域 PMOS 晶体管 （210） 和控制电容 （220） ， 和一个没有轻参 杂区域的 PMOS 选择器晶体管 （230） 。 权 利 要 求 书 CN 103022043 A 2 2/3 页 3 7.所述一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS。
10、工艺相 兼容的嵌入式非挥发性记忆体的制备方法， 其特征是 ： 所述制备方法包括如下步骤 ： （a） 、 提供半导体基板， 所述半导体基板包括第一主面 （232） 及第二主面 （233） ； （b） 、 在上述半导体基板内生长得到领域介质区域 （214） ， 和在半导体基板的第一主面 （232） 上进行所需的阻挡层淀积、 阻挡层刻蚀及自对准离子注入， 以在半导体基板内形成所 需的第一 N 型区域 （202） 、 第三 N 型区域 （204） 、 第二 P 型区域 （205） ； （c） 、 在上述半导体基板对应的第一主面 （232） 上淀积栅介质层 （215） ， 所述栅介质层 （215） 覆盖。
11、半导体基板 （201） 的第一主面 （232） ； （d） 、 在上述半导体基板的第一主面 （232） 上淀积浮栅电极 （216） 和栅电极 （216a） ， 所 述浮栅电极 （216） 覆盖于栅介质层 （215） 上并贯穿第二 P 型区域 （205） 和第一 N 型区域 （202） 上方对应的栅介质层 （215） 上 , 所述栅电极 （216a） 覆盖于 PMOS 选择器 （230） 的栅 介质层 （215） 上 ； （e） 、 在上述栅介质层 （215） 上淀积第四阻挡层 （237） ， 并选择性地掩蔽和刻蚀第四阻 挡层 （237） ， 去除第一 N 型区域 （202） 、 第二 P 型区。
12、域 （205） 上方对应覆盖浮栅电极 （216） 的 第四阻挡层 （237） ； （f） 、 在上述第四阻挡层 （237） 上方自对准注入 P 型杂质离子， 在第二 P 型区域 （205） 内 的上部得到第一P型轻掺杂区域 （208） 及第二P型轻掺杂区域 （211） ， 在第一N型区域 （202） 内的上部得到第五 P 型轻掺杂区域 （248） 及第六 P 型轻掺杂区域 （242） ； （g） 、 去除上述第四阻挡层 （237） ， 并在第一主面 （232） 上淀积侧面保护材料， 以在浮栅 电极 （216） 的两侧形成侧面保护层 （217） ； （h） 、 在上述第一主面 （232） 上淀积。
13、第五阻挡层 （238） ， 并选择性地掩蔽和刻蚀第五阻 挡层 （238） ， 以去除第二 P 型区域 （205） 、 第一 N 型区域 （202） 上方对应淀积覆盖的第五阻挡 层 （238） ； （i） 、 在上述第五阻挡层 （238）上方再次自对准注入 P 型杂质离子， 在第二 P 型区域 （205） 内的上部得到第一 P 型重掺杂区域 （207） 及第二 P 型重掺杂区域 （212） ， 在第一 N 型 区域 （202） 内的上部得到第三 P 型重掺杂区域 （219） ， 第四 P 型重掺杂区域 （223） ， 第五 P 型 重掺杂区域 （249） 及第六 P 型重掺杂区域 （243） ；。
14、 （j） 、 去除第一主面 （232） 上的第五阻挡层 （238） 。 8. 根据权利要求 7 所述一种具有选择器晶体管的 P+ 单一多晶架构且没有轻掺杂区域 且与 CMOS 工艺相兼容的嵌入式非挥发性记忆体的制备方法， 其特征是 ： 当所述步骤 （a） 中， 半导体基板为 P 导电类型基板 （201） 时， 所述步骤 （b） 包括 （b1） 、 在 P 导电类型基板 （201） 的第一主面 （232） 上淀积第一阻挡层 （234） ， 并选择性 地掩蔽和刻蚀所述第一阻挡层 （234） ， 在第一阻挡层 （234） 上方自对准注入 N 型杂质离子， 以在半导体基板 （201） 内得到第二 N 。
15、型区域 （203） ； （b2） 、 在上述 P 导电类型基板 (201) 内生长得到领域介质区域 (214) ； （b3） 、 去除上述 P 导电类型基板 （201） 对应第一主面 （232） 上的第一阻挡层 （234） ， 并 在第一主面 （232） 上淀积第二阻挡层 （235） ； （b4） 、 选择性地掩蔽和刻蚀第二阻挡层 （235） ， 并在第二阻挡层 （235） 上方自对准注入 N 型杂质离子， 以在半导体基板 （201） 内形成第一 N 型区域 （202） 及第三 N 型区域 （204） ， 第 权 利 要 求 书 CN 103022043 A 3 3/3 页 4 一 N 型区域。
16、 （202） 及第三 N 型区域 （204） 均位于第二 N 型区域 （203） 的上方 ； （b5） 、 去除上述 P 导电类型基板 （201） 对应第一主面 （232） 上的第二阻挡层 （235） ， 并 在第一主面 （232） 上淀积第三阻挡层 （236） ； （b6） 、 选择性地掩蔽和刻蚀第三阻挡层 （236） ， 并在第三阻挡层 （236） 上方自对准注入 P 型杂质离子， 以在第二 N 型区域 （203） 上方形成第二 P 型区域 （205） 。 9. 根据权利要求 7 所述一种具有选择器晶体管的 P+ 单一多晶架构且没有轻掺杂区域 且与 CMOS 工艺相兼容的嵌入式非挥发性记忆。
17、体的制备方法， 其特征是 ： 当所述步骤 （a） 中， 半导体基板为 N 导电类型基板 （239） 时， 所述步骤 （b） 包括 （s1） 、 在上述 P 导电类型基板 (201) 内生长得到领域介质区域 (214) ； （s2） 、 在第一主面 （232） 上淀积第二阻挡层 （235） ， 并选择性地掩蔽和刻蚀第二阻挡层 （235） ； （s3） 、 在上述第二阻挡层 （235） 的上方自对准注入 N 型杂质离子， 以在 N 导电类型基板 （239） 内的上部得到所需的第一 N 型区域 （202） 与第二 N 型区域 （204） ； （s4） 、 去除第一主面 （232） 上的第二阻挡层 （。
18、235） ， 并在第一主面 （232） 上淀积第三阻 挡层 （236） ； （s5） 、 选择性地掩蔽和刻蚀第三阻挡层 （236） ， 并在第三阻挡层 （236） 上方自对准注入 P 型杂质离子， 以在 N 导电类型基板 （239） 内得到第二 P 型区域 （205） 。 权 利 要 求 书 CN 103022043 A 4 1/11 页 5 一种具有选择器晶体管的 P+ 单一多晶架构且没有轻掺杂 区域的嵌入式非挥发性记忆体及其制备方法 技术领域 0001 本发明涉及一种非挥发性记忆体及其制备方法， 尤其是一种具有选择器晶体管的 P+ 单一多晶架构且没有轻掺杂区域且与 CMOS 工艺相兼容的嵌。
19、入式非挥发性记忆体及其制 备方法， 属于集成电路的技术领域。 背景技术 0002 对于片上系统 （SoC） 应用， 它是把许多功能块集成到一个集成电路中。最常用的 片上系统包括一个微处理器或微控制器、 静态随机存取存储器 （SRAM） 模块、 非挥发性记忆 体以及各种特殊功能的逻辑块。 然而， 传统的非挥发性记忆体中的进程， 这通常使用叠栅或 分裂栅存储单元， 与传统的逻辑工艺不兼容。 0003 非挥发性记忆体 （NVM）工艺和传统的逻辑工艺是不一样的。非挥发性记忆体 （NVM） 工艺和传统的逻辑工艺合在一起的话， 将使工艺变成一个更为复杂和昂贵的组合 ； 由 于 SoC 应用的非挥发记忆体典。
20、型的用法是在关系到整体的芯片尺寸小， 因此这种做法是不 可取的。 同时， 由于现有非挥发性记忆体的工作原理使得写入数据容易丢失， 影响使用的可 靠性。对于片上系统 （SoC） 应用的嵌入式非挥发性记忆体， 容量一般都不是很大， 也就在几 十个比特和几兆比特之间。 这样的话， 外围的控制线路占的面积比重就会很大。 为了使外围 的控制线路面积做小， 控制线路线路就要做的简单化。在比特中， 有一个选择器的晶体管， 会让外围的控制线路容易设计和简单化。 发明内容 0004 本发明的目的是克服现有技术中存在的不足， 一种具有选择器晶体管的 P+ 单一 多晶架构且没有轻掺杂区域且与 CMOS 工艺相兼容的。
21、嵌入式非挥发性记忆体及其制备方 法， 其没有轻参杂区域的 PMOS 晶体管没有轻掺杂区域， 使的写入热电子时的电压降低， 提 高设计电路时的可设计性， 其结构紧凑， 能与 CMOS 工艺兼容， 降低芯片成本， 提高存储的安 全可靠性。 0005 按照本发明提供的技术方案， 所述一种具有选择器晶体管的 P+ 单一多晶架构且 没有轻掺杂区域且与 CMOS 工艺相兼容的嵌入式非挥发性记忆体， 包括半导体基板 ； 所述半 导体基板内的上部设有若干用于存储的记忆体细胞， 所述记忆体细胞包括没有轻参杂区域 的 PMOS 晶体管， 控制电容和 PMOS 选择器晶体管 ； 所述没有轻参杂区域的 PMOS 晶体。
22、管和控 制电容间通过半导体基板内的领域介质区域相互隔离 ； 半导体基板的表面上淀积有栅介质 层， 所述栅介质层上设有浮栅电极， 所述浮栅电极覆盖并贯穿没有轻参杂区域的 PMOS 晶体 管和控制电容上方对应的栅介质层， 浮栅电极的两侧淀积有侧面保护层， 侧面保护层覆盖 浮栅电极的侧壁 ； 所述 PMOS 选择器晶体管和没有轻参杂区域的 PMOS 晶体管是串联的连 接 ; 所述 PMOS 选择器晶体管的 P 型源极区跟没有轻参杂区域的 PMOS 晶体管 210 的没有 轻参杂区域的 P 型漏极区相连接 ； 所述 PMOS 选择器晶体管的栅电极跟没有轻参杂区域的 说 明 书 CN 103022043。
23、 A 5 2/11 页 6 PMOS 晶体管上的浮栅电极是互相独立的 ; 所述 PMOS 选择器晶体管的浮栅电极是俗称的 WL; 所述没有轻参杂区域的 PMOS 晶体管包括第一 N 型区域及位于所述第一 N 型区域内上 部没有轻参杂区域的 P 型源极区与没有轻参杂区域的 P 型漏极区， 控制电容包括第二 P 型 区域及位于所述第二 P 型区域内上部的第一 P 型掺杂区域与第二 P 型掺杂区域 ； 第一 P 型 掺杂区域、 第二 P 型掺杂区域、 P 型源极区及 P 型漏极区与上方的浮栅电极相对应， 并分别 与相应的栅介质层及领域介质区域相接触， PMOS 选择器晶体管包括第一 N 型区域及位于。
24、所 述第一 N 型区域内上部的 P 型源极区与 P 型漏极区。 0006 所述半导体基板的材料包括硅， 半导体基板为P导电类型基板或N导电类型基板。 0007 所述半导体基板为P导电类型基板时， 所述没有轻参杂区域的PMOS晶体管和PMOS 选择器晶体管通过 P 型导电类型基板内的第二 N 型区域及第二 N 型区域上方的第一 N 型区 域与 P 型导电类型基板相隔离。所述控制电容晶体管通过 P 型导电类型基板内的第二 N 型 区域及第二 N 型区域上方的第二 P 型区域与 P 型导电类型基板相隔离。 0008 所述第一 P 型掺杂区域包括第一 P 型重掺杂区域及与侧面保护层相对应的第一 P 型。
25、轻掺杂区域， 第一 P 型重掺杂区域从第一 P 型轻掺杂区域的端部延伸后与领域介质区域 相接触。 0009 所述第二 P 型掺杂区域包括第二 P 型重掺杂区域及于侧面保护层相对应的第二 P 型轻掺杂区域， 第二 P 型重掺杂区域从第二 P 型轻掺杂区域的端部延伸后与领域介质区域 相接触。 0010 所述浮栅电极的包括导电多晶硅。所述栅电极的包括导电多晶硅。所述栅介质层 的材料包括二氧化硅 ； 所述侧面保护层为氮化硅或二氧化硅。 0011 所述一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS工艺 相兼容的嵌入式非挥发性记忆体， 所述制备方法包括如下步骤 ： a、 提供半导体基板。
26、， 所述半导体基板包括第一主面及第二主面 ； b、 在半导体基板内生长得到领域介质区域 ; 在半导体基板的第一主面上进行所需的 阻挡层淀积、 阻挡层刻蚀及自对准离子注入， 以在半导体基板内形成所需的第一 N 型区域、 第二 N 型区域、 第二 P 型区域 ； c、 在上述半导体基板对应的第一主面上淀积栅介质层， 所述栅介质层覆盖半导体基板 的第一主面 ； d、 在上述半导体基板的第一主面上淀积浮栅电极和栅电极， 所述浮栅电极覆盖于栅介 质层上并贯穿第二P型区域、 第一N型区域上方对应的栅介质层上， 所述栅电极覆盖于第一 N 型区域上方对应的栅介质层上 ； e、 在上述栅介质层上淀积第四阻挡层，。
27、 并选择性地掩蔽和刻蚀第四阻挡层， 去除第一 N 型区域、 第二 P 型区域上方对应覆盖浮栅电极和栅电极的第四阻挡层 ； f、 在上述第四阻挡层上方自对准注入 P 型杂质离子， 在第二 P 型区域内的上部得到第 一 P 型轻掺杂区域及第二 P 型轻掺杂区域， 在第一 N 型区域内的上部得到第五 P 型轻掺杂 区域， 第六 P 型轻掺杂区域 ； g、 去除上述第四阻挡层， 并在第一主面上淀积侧面保护材料， 以在浮栅电极和栅电极 的两侧形成侧面保护层 ； h、 在上述第一主面上淀积第五阻挡层， 并选择性地掩蔽和刻蚀第五阻挡层， 以去除第 说 明 书 CN 103022043 A 6 3/11 页 。
28、7 二 P 型区域、 第一 N 型区域上方对应淀积覆盖的第五阻挡层 ； i、 在上述第五阻挡层上方再次自对准注入 P 型杂质离子， 在第二 P 型区域内的上部得 到第一 P 型重掺杂区域及第二 P 型重掺杂区域， 在第一 N 型区域内的上部得到第三 P 型重 掺杂区域， 第四 P 型重掺杂区域， 第五 P 型重掺杂区域及第六 P 型重掺杂区域 ； j、 去除第一主面上的第五阻挡层。 0012 当所述步骤 a 中， 半导体基板为 P 导电类型基板时， 所述步骤 b 包括 b1、 在 P 导电类型基板的第一主面上淀积第一阻挡层， 并选择性地掩蔽和刻蚀所述第 一阻挡层， 在第一阻挡层上方自对准注入N。
29、型杂质离子， 以在半导体基板内得到第二N型区 域 ； b2、 在半导体基板内生长得到领域介质区域 ； b3、 去除上述 P 导电类型基板对应第一主面上的第一阻挡层， 并在第一主面上淀积第 二阻挡层 ； b4、 选择性地掩蔽和刻蚀第二阻挡层， 并在第二阻挡层上方自对准注入 N 型杂质离子， 以在半导体基板内形成第一 N 型区域， 第一 N 型区位于第二 N 型区域的上方 ； b5、 去除上述 P 导电类型基板对应第一主面上的第二阻挡层， 并在第一主面上淀积第 三阻挡层 ； b6、 选择性地掩蔽和刻蚀第三阻挡层， 并在第三阻挡层上方自对准注入 P 型杂质离子， 以在第二 N 型区域上方形成第二 P。
30、 型区域。 0013 当所述步骤 a 中， 半导体基板为 N 导电类型基板时， 所述步骤 b 包括 s1、 在半导体基板内生长得到领域介质区域 ； s2、 在第一主面上淀积第二阻挡层， 并选择性地掩蔽和刻蚀第二阻挡层 ； s3、 在上述第二阻挡层的上方自对准注入N型杂质离子， 以在N导电类型基板内的上部 得到所需的第一 N 型区域 ； s4、 去除第一主面上的第二阻挡层， 并在第一主面上淀积第三阻挡层 ； s5、 选择性地掩蔽和刻蚀第三阻挡层， 并在第三阻挡层上方自对准注入 P 型杂质离子， 以在 N 导电类型基板内得到第二 P 型区域。 0014 所述第四阻挡层与第五阻挡层均为二氧化硅或氮化。
31、硅。 所述领域介质区域为二氧 化硅。 0015 所述步骤 b2 和 s1 中的领域介质层是 CMOS 工艺中的 I/O 晶体管的电极栅氧化层 ； 所述 CMOS 工艺中的 I/O 晶体管的电极栅氧化层的厚度通常是 7 纳米。 0016 所述一种具有选择器晶体管的P+单一多晶架构且没有轻掺杂区域且与CMOS工艺 相兼容的嵌入式非挥发性记忆体， 还包含是下面的几种。所述半导体基板内的上部设有若 干用于存储的记忆体细胞， 所述记忆体细胞包括没有轻参杂区域的 PMOS 晶体管， 控制电容 和没有轻参杂区域的 PMOS 选择器晶体管 ； 或所述记忆体细胞包括没有轻参杂区域的 PMOS 晶体管， 没有轻参。
32、杂区域的控制电容 和没有轻参杂区域的 PMOS 选择器晶体管 ； 或所述记忆体细胞包括没有轻参杂区域的 PMOS 晶体管， 没有轻参杂区域控制电容和 PMOS 选择器晶体管。 0017 本发明的优点 ： 半导体基板内设置至少一个记忆体细胞， 记忆体细胞包括没有轻 参杂区域的 PMOS 晶体管， 控制电容和 PMOS 选择器晶体管， 没有轻参杂区域的 PMOS 晶体管 说 明 书 CN 103022043 A 7 4/11 页 8 和控制电容通过领域介质区域相互隔离， 没有轻参杂区域的 PMOS 晶体管和 PMOS 选择器晶 体管是串联连接 ； 半导体基板的栅介质层上设置浮栅电极和栅电极， 所述。
33、浮栅电极连接贯 穿没有轻参杂区域的 PMOS 晶体管和控制电容， 所述栅电极设置在 PMOS 选择器晶体管的栅 介质层上 ； 当 PMOS 选择器晶体管的栅电极位于 0v 和当浮栅电极与没有轻参杂区域的 PMOS 晶体管的没有轻参杂区域的P型源极区与没有轻参杂区域的P型漏极区域间电压差为相应 值并且 P 型源极区与 P 型漏极区域间电压差为相应值时， 能够向浮栅电极内写入数据 ; 或 将浮栅电极内的数据擦除， 通过检测流过没有轻参杂区域的 PMOS 晶体管的电流能知道浮 栅电极所处的编程写入状态或擦除状态， 整个记忆体细胞的制备流程能与现有 CMOS 逻辑 工艺相兼容， 结构紧凑， 能够降低加。
34、工成本， 提高非挥发记忆体与 CMOS 逻辑电路的适应性 ； 通过没有轻参杂区域的 PMOS 晶体管内上部的没有轻参杂区域的 P 型源极区及没有轻参杂 区域的 P 型漏极区、 控制电容内上部的第一 P 型掺杂区及第二 P 型掺杂区， 能够使得写入数 据保持的更久， 提高非挥发性记忆体的使用安全可靠性。 附图说明 0018 图 1 为本发明实施例 1 的结构示意图。 0019 图 2 为本发明实施例 2 的结构示意图。 0020 图 3 图 13 为本发明实施例 1 的具体实施工艺剖视图， 其中 ： 图 3 为本发明 P 导电类型基板的剖视图。 0021 图 4 为得到第二 N 型区域后的剖视图。
35、。 0022 图 5 为得到领域介质区域后的剖视图。 0023 图 6 为得到第一 N 型区域及第三 N 型区域后的剖视图。 0024 图 7 为得到第二 P 型区域后的剖视图。 0025 图 8 为得到栅介质层后的剖视图。 0026 图 9 为得到浮栅电极后的剖视图。 0027 图 10 为自对准注入 P 杂质离子得到轻掺杂区域后的剖视图。 0028 图 11 为得到侧面保护层后的剖视图。 0029 图 12 为自对准注入 P 杂质离子得到重掺杂区域后的剖视图。 0030 图 13 为去除第五阻挡层后的剖视图。 0031 图 14 图 23 为本发明实施例 2 的具体实施工艺剖视图， 其中 。
36、： 图 14 为本发明 N 导电类型基板的剖视图。 0032 图 15 为得到领域介质区域后的剖视图。 0033 图 16 为得到第一 N 型区域与第二 N 型区域后的剖视图。 0034 图 17 为得到第二 P 型区域后的剖视图。 0035 图 18 为得到栅介质层后的剖视图。 0036 图 19 为得到浮栅电极后的剖视图。 0037 图 20 为自对准注入 P 杂质离子得到轻掺杂区域后的剖视图。 0038 图 21 为得到侧面保护层后的剖视图。 0039 图 22 为自对准注入 P 杂质离子得到重掺杂区域后的剖视图。 0040 图 23 为去除第五阻挡层后的剖视图。 说 明 书 CN 10。
37、3022043 A 8 5/11 页 9 0041 附图标记说明 ： 200- 记忆体细胞、 201-P 导电类型基板、 202- 第一 N 型区域、 203- 第二 N 型区域、 204- 第三 N 型区域、 205- 第二 P 型区域、 206- 第一 P 型掺杂区、 207- 第 一 P 型重掺杂区域、 208- 第一 P 型轻掺杂区域、 209- 第二 P 型掺杂区、 210- 没有轻参杂区 域的 PMOS 晶体管、 212- 第二 P 型重掺杂区域、 213- 没有轻参杂区域的 PMOS 晶体管 210 的 P 型源极区、 214- 领域介质区域、 215- 栅介质层、 216- 浮。
38、栅电极、 216a- 栅电极、 217- 侧面保 护层、 219- 第三 P 型重掺杂区域、 220- 控制电容、 221- 没有轻参杂区域的 PMOS 晶体管 210 的P型漏极区、 223-第四P型重掺杂区域、 232-第一主面、 233-第二主面、 234-第一阻挡层、 235- 第二阻挡层、 236- 第三阻挡层、 237- 第四阻挡层、 238- 第五阻挡层、 239-N 导电类型基 板、 243-PMOS 选择器 230 的 P 型源极区、 248- 第五 P 型轻掺杂区域、 249- 第五 P 型重掺杂 区域、 241-PMOS 选择器的P型漏极区、 242-第六P型轻掺杂区域及。
39、243-第六P型重掺杂区 域。 具体实施方式 0042 下面结合具体附图和实施例对本发明作进一步说明。 0043 实施例 1 如图1和图13所示 ： 为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容， 同时能够 使得非挥发性记忆体能够存储更长的时间， 非挥发性记忆体包括 P 导电类型基板 201， P 导 电类型基板 201 的材料为硅。P 导电类型基板 201 内的上部设有至少一个记忆体细胞 200， 所述记忆体细胞 200 包括没有轻参杂区域的 PMOS 晶体管 210, 控制电容 220 和 PMOS 选择 器晶体管230， P导电类型基板201的表面上淀积覆盖有栅介质层215， 所述。
40、栅介质层215覆 盖对应形成记忆体细胞 200 的表面， 没有轻参杂区域的 PMOS 晶体管 210 和控制电容 220 间 通过 P 导电类型基板 201 内的领域介质区域 214 相互隔离， 没有轻参杂区域的 PMOS 晶体管 210 和 PMOS 选择器晶体管 230 都位于第一 N 型区域 202 内， 且是串联的连接， 也就是所述 PMOS 选择器晶体管 230 的 P 型源极区跟没有轻参杂区域的 PMOS 晶体管 210 的 P 型漏极区 相连接。栅介质层 215 上淀积有浮栅电极 216， 所述浮栅电极 216 覆盖于栅介质层 215 上， 并贯穿覆盖没有轻参杂区域的 PMOS 。
41、晶体管 210 和控制电容 220 对应的栅介质层 215， 从而 将没有轻参杂区域的 PMOS 晶体管 210 和控制电容 220 相互连接配合。所述栅电极 216a 覆 盖于第一 N 型区域 202 上的栅介质层 215 上。所述浮栅电极 216 和栅电极 216a 的两侧覆 盖有侧面保护层 217， 所述侧面保护层 217 覆盖浮栅电极 216 和栅电极 216a 对应的外壁表 面。 0044 所述没有轻参杂区域的 PMOS 晶体管 210， PMOS 选择器晶体管 230 和控制电容 220 通过外侧的第三 N 型区域 204 及下方的第二 N 型区域 203 与 P 导电类型基板 2。
42、01 内的 P 导 电类型区域隔离， P 导电类型基板 201 内的 P 导电区域形成第一 P 型区域。浮栅电极 216 和 栅电极 216a 的材料包括导电多晶硅， 栅介质层 215 为二氧化硅， 侧面保护层 217 为二氧化 硅或氮化硅 ； 领域介质区域 214 为二氧化硅。 0045 所述没有轻参杂区域的 PMOS 晶体管 210 包括第一 N 型区域 202， 所述第一 N 型区 域 202 内的上部设有对称分布的 P 型源极区 213 及 P 型漏极区 221， 所述 P 型源极区 213、 P 型漏极区 221 与对应的领域介质区域 214 及上方的栅介质层 215 相接触。P 型。
43、源极区 213 包括第三 P 型重掺杂区域 219。P 型漏极区 221 包第四 P 型重掺杂区域 223。第三 P 型重掺 说 明 书 CN 103022043 A 9 6/11 页 10 杂区域 219 与第四 P 型重掺杂区域 223 为同一制造层。 0046 控制电容 220 包括第二 P 型区域 205， 所述第二 P 型区域 205 内的上部设有第一 P 型掺杂区 206 及第二 P 型掺杂区 209 ； 所述第一 P 型掺杂区 206 与第二 P 型掺杂区 209 对称 分布于第二 P 型区域 205 内。第一 P 型掺杂区 206、 第二 P 型掺杂区 209 与对应领域介质区。
44、 域 214 及栅介质层 215 相接触。第一 P 型掺杂区 206 包括第一 P 型轻掺杂区域 208 及第一 P 型重掺杂区域 207， 第一 P 型轻掺杂区域 208 通过第一 P 型重掺杂区域 207 与领域介质区 域 214 相接触， 第一 P 型轻掺杂区域 208 在第二 P 型区域 205 内的延伸距离与侧面保护层 217 的厚度相一致。第二 P 型掺杂区 209 包括第二 P 型轻掺杂区域 211 及第二 P 型重掺杂 区域 212， 所述第二 P 型轻掺杂区域 211 通过第二 P 型重掺杂区域 212 与领域介质区域 214 相接触， 第二 P 型轻掺杂区域 211 与第一。
45、 P 型轻掺杂区域 208 的分布设置相一致。浮栅电 极 216 与栅介质层 215 及栅介质层 215 下方的第二 P 型区域 205 间形成电容结构， 即控制 电容 220。 0047 所述 PMOS 选择器晶体管 230 包括第一 N 型区域 202， 所述第一 N 型区域 202 内的 上部设有对称分布的 P 型源极区 243 及 P 型漏极区 241， 所述 P 型源极区 243、 P 型漏极区 241 与对应的领域介质区域 214 及上方的栅介质层 215 相接触。P 型源极区 243 包括第五 P 型轻掺杂区域 248 及第三 P 型重掺杂区域 249， 所述第五 P 型重掺杂区。
46、域 249 的掺杂浓度 大于第五 P 型轻掺杂区域 248 的掺杂浓度。P 型漏极区 241 包括第六 P 型轻掺杂区域 242 及第六 P 型重掺杂区域 243， 所述第六 P 型重掺杂区域 243 的掺杂浓度大于第六 P 型轻掺 杂区域 242 的掺杂浓度。第五 P 型轻掺杂区域 248 与第六 P 型轻掺杂区域 242 为同一制造 层， 第五 P 型重掺杂区域 249 与第六 P 型重掺杂区域 243 为同一制造层。第五 P 型轻掺杂 区域 248 与第五 P 型重掺杂区域 249 相接触， 并通过第五 P 型重掺杂区域 249 与领域介质 区域 214 相接触 ； 同时， 第六 P 型。
47、轻掺杂区域 242 的设置与第五 P 型轻掺杂区域 248 的分布 设置相同。所述 PMOS 选择器晶体管 230 与没有轻参杂区域的 PMOS 晶体管 210 都位于第一 N 型区域 202 内是串联连接， PMOS 选择器晶体管 230 的 P 型源极区 243 与没有轻参杂区域 的 PMOS 晶体管 210 的 P 型漏极区 221 相连结。 0048 通过没有轻参杂区域的 PMOS 晶体管 210 能够对记忆体细胞 200 进行写入数据， 或 者将记忆体细胞200内的数据擦除 ； 通过没有轻参杂区域的PMOS晶体管210能够读取记忆 体细胞 200 内的存储数据状态， 通过控制电容 2。
48、20 能够将电压值传到浮栅电极 216 上， 实现 浮栅电极 216 与没有轻参杂区域的 PMOS 晶体管 210 的沟道或没有轻参杂区域的 PMOS 晶体 管 210 的第一 N 型区域 202 间电压值， 根据相应的电压值能够实现数据写入、 擦除及读取操 作。 0049 如图3图13所示 ： 上述结构的非挥发性记忆体可以通过下述工艺步骤实现， 具体 地 ： a、 提供 P 导电类型基板 201， 所述 P 导电类型基板 201 包括第一主面 232 及第二主面 233 ； 如图 3 所示 ： 所述 P 导电类型基板 201 与常规 CMOS 工艺制备要求相兼容一致， P 导电 类型基板 2。
49、01 的材料可以选用常用的硅， 第一主面 232 与第二主面 233 相对应 ； b、 在 P 导电类型基板 201 的第一主面 232 上进行所需的阻挡层淀积、 阻挡层刻蚀及自 对准离子注入， 以在 P 导电类型基板 201 内形成所需的第一 N 型区域 202、 第三 N 型区域 204、 第二 P 型区域 205， 第三 N 型区域 204 位于第二 P 型区域 205 的外侧 ； 说 明 书 CN 103022043 A 10 7/11 页 11 如图 4 图 7 所示， 具体地形成过程为 ： b1、 在 P 导电类型基板 201 的第一主面 232 上淀积第一阻挡层 234， 并选择性地掩蔽和 刻蚀所述第一阻挡层 234， 在第一阻挡层 234 上方自对准注入 N 型杂质离子， 以在 P 导电类 型基板 201 内得到第二 N 型区域 203 ； 如图 4 所示， 所述第一阻挡层 234 为二氧化硅或氮化 硅 ； 当第一主面 232 上淀积第一阻挡层 234 后， 通过刻蚀中心区域的第一阻挡层 234， 当自 对准注入 N 型杂质离子后， 能在 P 导电类型基板。