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1、(10)申请公布号 CN 103022085 A (43)申请公布日 2013.04.03 CN 103022085 A *CN103022085A* (21)申请号 201110287379.5 (22)申请日 2011.09.26 H01L 29/06(2006.01) H01L 21/02(2006.01) H01L 21/20(2006.01) (71)申请人 朱江 地址 113200 辽宁省抚顺市新宾满族自治县 残疾人联合会 申请人 盛况 (72)发明人 朱江 盛况 (54) 发明名称 一种超结结构半导体晶片及其制备方法 (57) 摘要 本发明公开了一种具有超结结构的半导体晶 片及其。
2、制备方法， 可以实现相对更窄和理想的柱 状P型半导体和N型半导体区域， 从而可以对柱状 P 型半导体和 N 型半导体区域实现相对较高的杂 质掺杂浓度， 提高器件电参数特性和可靠性。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 7 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 7 页 1/1 页 2 1. 一种超结结构半导体晶片， 其特征在于 ： 包括 ： 衬底层， 一种导电类型半导体材料 ； 多个 第一半导体层， 相互分离设置在衬底层之上， 为第一种导电类型半导体材料 ； 多个 第二半导体层， 相互分离设置在衬底。
3、层之上， 且与第一半导体层交替隔离， 为第一种导 电类型半导体材料 ； 多个 第三半导体层， 位于第一半导体层与第二半导体层之间， 为第二种导电类型半导体材 料 ； 其中， 在与半导体晶片表面垂直方向上设置有多个 PN 结。 2. 如权利要求 1 所述的半导体晶片， 其特征在于 ： 所述的第三半导体层与第一半导体 层和第二半导体层都接触。 3. 如权利要求 1 所述的半导体晶片， 其特征在于 ： 所述的第一半导体层和第二半导体 层可以相互不接触。 4. 如权利要求 1 所述的超结结构半导体晶片的制备方法， 其特征在于 ： 包括如下步 骤 ： 1) 在一种导电类型半导体材料衬底上形成第一种导电类。
4、型半导体材料外延层 ； 2) 在外延层中形成多个沟槽 ； 3) 在表面形成绝缘层 ； 4) 进行各向异性腐蚀 ； 5) 通过定向外延层生长形成第一种导电类型半导体材料外延层 ； 6) 腐蚀去除绝缘层 ； 7) 在表面形成第二种导电类型半导体材料外延层 ； 8) 对表面进行磨抛。 5. 如权利要求 4 所述的制备方法， 其特征在于 ： 所述的外延层在垂直方向杂质浓度分 布均匀。 6. 如权利要求 4 所述的制备方法， 其特征在于 ： 所述的磨抛的深度为要在晶片表面露 出第一种导电类型半导体材料外延层。 权 利 要 求 书 CN 103022085 A 2 1/3 页 3 一种超结结构半导体晶片及。
5、其制备方法 技术领域 0001 本发明涉及到一种超结结沟半导体晶片， 本发明还涉及一种超结结沟半导体晶片 的制备方法。 背景技术 0002 能实现高耐压和低导通电阻的半导体晶片结构为呈现柱状的P型半导体和N型半 导体区域交替并排设置的结构， 柱状的P型半导体和N型半导体垂直于晶片表面。 通过将P 型半导体和 N 型半导体的杂质浓度和宽度设定为希望值， 在施加反向压降时能够实现高耐 压。此种结构称作超结结构。 0003 已知的超结结构半导体晶片结构和制造方法如下 ： 0004 第一种， 淀积一定厚度的 N 型外延层， 设置掩模版注入 P 型杂质， 退火形成 P 型导 电层。然后反复重复上述工艺流。
6、程， 形成交替配置 P 型半导体和 N 型半导体区域。此种超 结结构的半导体晶片制作工艺繁琐， 需要 7 次左右的光刻注入退火工艺， 并且 PN 结面呈现 波形， 影响晶片的反向耐压特性。 0005 第二种， 通过在N型外延层中形成多个沟槽， 进行P型杂质的倾斜离子注入退火从 而设置 P 型柱状半导体区域， 然后在 P 型柱状半导体区域之间埋入绝缘介质， 得到超结结 构。此种超结结构的半导体晶片注入工艺控制难度较大， 易在垂直方向上形成不均匀的 P 型杂质浓度分布， 从而影响到晶片耐压特性。 ， 0006 第三种， 进行N型外延层形成， 刻蚀形成沟槽， 然后进行P型外延层形成， 刻蚀形成 沟槽。
7、， 再进行 N 型外延层形成， 刻蚀形成沟槽， 最后在沟槽内填充绝缘介质。此种超结结构 的半导体晶片的制作工艺需要较多次各向异性干法刻蚀工艺来控制柱状的 P 型半导体和 N 型半导体区域分布， 易影响柱状半导体结构形状， 从而影响晶片耐压特性和可靠性。 发明内容 0007 本发明针对上述问题提出， 提供一种超结结沟半导体晶片及其制备方法。 0008 一种超结结构半导体晶片， 其特征在于 ： 包括 ： 衬底层， 一种导电类型半导体材 料 ； 多个第一半导体层， 相互分离设置在衬底层之上， 为第一种导电类型半导体材料 ； 多个 第二半导体层， 相互分离设置在衬底层之上， 且与第一半导体层交替隔离，。
8、 为第一种导电类 型半导体材料 ； 多个第三半导体层， 位于第一半导体层与第二半导体层之间， 为第二种导电 类型半导体材料 ； 其中， 在与半导体晶片表面垂直方向上设置有多个 PN 结。 0009 所述的超结结构半导体晶片的制备方法， 其特征在于 ： 包括如下步骤 ： 0010 在一种导电类型半导体材料衬底上形成第一种导电类型半导体材料外延层 ； 在外 延层中形成多个沟槽 ； 在表面形成绝缘层 ； 进行各向异性腐蚀 ； 通过定向外延层生长形成 第一种导电类型半导体材料外延层 ； 腐蚀去除绝缘层 ； 在表面形成第二种导电类型半导体 材料外延层 ； 对表面进行磨抛， 磨抛的深度为在晶片表面露出第一。
9、种导电类型半导体材料 外延层。 说 明 书 CN 103022085 A 3 2/3 页 4 0011 本发明的具有超结结构的半导体晶片， 柱状的 P 型半导体和 N 型半导体区域由外 延层构成， 可以实现柱状的 P 型半导体和 N 型半导体区域的杂质浓度在垂直方向上均匀分 布， P 型半导体和 N 型半导体区域通过一次各向异性干法刻蚀工艺形成， 工艺上较容易控制 P 型半导体和 N 型半导体区域的柱状结构， 在 PN 结的结合面易形成能够垂直于半导体晶片 结构， 因此能够提供一种耗尽层均匀扩展的超结半导体晶片， 提高了晶片反向耐压特性和 器件的可靠性。 0012 本发明的具有超结结构的半导体。
10、晶片的制备方法， 可以使用较少次光刻工艺和各 向异性干法刻蚀工艺实现器件的生产制造， 生产工艺更简单， 产品结构更紧凑， 减少器件的 生产周期， 降低了器件的生产成本。此种制备方法使得第二半导体层和第三半导体层的宽 度不受光刻线宽的限制， 实现相对较窄的柱状P型半导体和N型半导体区域， 从而可以对柱 状 P 型半导体和 N 型半导体区域实现相对较高的杂质掺杂浓度， 降低器件正向导通时的电 阻， 提高器件正向导通的电流密度。 附图说明 0013 图 1 为本发明的具有超结结构的半导体晶片的一种剖面示意图。 0014 图 2 为本发明一种实施方式工艺第一步的剖面示意图。 0015 图 3 为本发明。
11、一种实施方式工艺第二步的剖面示意图。 0016 图 4 为本发明一种实施方式工艺第三步的剖面示意图。 0017 图 5 为本发明一种实施方式工艺第六步的剖面示意图。 0018 图 6 为本发明一种实施方式工艺第七步的剖面示意图。 0019 图 7 为本发明一种实施方式工艺第九步的剖面示意图。 0020 图 8 为本发明一种实施方式工艺第九步的剖面示意图。 0021 其中， 0022 1、 衬底层 ； 0023 2、 第一半导体层 ； 0024 3、 第二半导体层 ； 0025 4、 第三半导体层 ； 0026 5、 氧化层。 具体实施方式 0027 实施例 0028 图 1 为本发明的具有超结。
12、结构半导体晶片的一种剖面示意图， 下面结合图 1 详细 说明本发明的半导体装置。 0029 一种具有超结结构的半导体晶片， 包括 ： 衬底层 1， 为 N 导电类型半导体硅材料， 磷 原子的掺杂浓度为 1E20cm-3 ； 第一半导体层 2， 位于衬底层 1 之上， 为 N 传导类型的半导体 硅材料， 宽度为 2m， 厚度为 20m， 磷原子的掺杂浓度为 1E16cm-3 ； 第二半导体层 3， 位于 第一半导体层 2 之间， 为 N 传导类型的半导体硅材料， 宽度为 1m， 厚度为 20m， 磷原子的 掺杂浓度为 2E16cm-3 ； 第三半导体层 4， 位于第一半导体层 2 和第二半导体层。
13、 3 之间， 为 P 传导类型的半导体硅材料， 宽度为 1m， 厚度为 20m， 磷原子的掺杂浓度为 2E16cm-3。 说 明 书 CN 103022085 A 4 3/3 页 5 0030 其制作工艺包括如下步骤 ： 0031 第一步， 在磷原子的掺杂浓度为1E20cm-3半导体硅材料衬底层1表面生长磷原子 掺杂外延层， 形成第一半导体层 2， 然后进行高温氧化， 在外延层表面形成氧化层 5， 通过光 刻腐蚀工艺去除表面部分氧化层 5， 如图 2 所示 ； 0032 第二步， 通过各向异性干法刻蚀工艺， 在第一半导体层 2 中形成多个沟槽， 再次进 行高温氧化， 并去除表面部分氧化层， 如。
14、图 3 所示 ； 0033 第三步， 在表面淀积二氧化硅形成氧化层 5， 如图 4 所示 ； 0034 第四步， 进行二氧化硅各向异性腐蚀， 如图 5 所示 ； 0035 第五步， 通过定向外延层生长形成磷原子的掺杂的第二半导体层 3， 进行第二半导 体层 3 半导体硅材料反刻蚀， 如图 6 所示 ； 0036 第六步， 腐蚀去除氧化层 5， 进行高温氧化， 腐蚀去除氧化层， 如图 7 所示 ； 0037 第七步， 生长硼原子掺杂的外延层， 形成第三半导体层 4， 如图 8 所示 ； 0038 第八步， 对表面进行磨抛， 磨抛的深度为露出表面第一半导体层 2 和第二半导体 层 3， 如图 1 。
15、所示 ； 0039 本发明的具有超结结构的半导体晶片， 柱状的 P 型半导体和 N 型半导体区域由外 延层构成， 可以实现柱状的 P 型半导体和 N 型半导体区域的杂质浓度在垂直方向上均匀分 布， P 型半导体和 N 型半导体区域通过一次各向异性干法刻蚀工艺形成， 工艺上较容易控制 P 型半导体和 N 型半导体区域的柱状结构， 在 PN 结的结合面易形成能够垂直于半导体晶片 结构， 提高晶片反向耐压特性和器件的可靠性。本发明的制备方法使得第二半导体层和第 三半导体层的宽度不受光刻线宽的限制， 实现相对较窄的柱状 P 型半导体和 N 型半导体区 域， 从而可以对柱状P型半导体和N型半导体区域实现。
16、相对较高的杂质掺杂浓度， 降低器件 正向导通时的电阻， 提高器件正向导通的电流密度。 0040 本发明的具有超结结构的半导体晶片的制备方法， 可以使用较少次光刻工艺和各 向异性干法刻蚀工艺实现器件的生产制造， 生产工艺更简单， 产品结构更紧凑， 减少器件的 生产周期， 降低了器件的生产成本。 0041 通过上述实例阐述了本发明， 同时也可以采用其它实例实现本发明， 本发明不局 限于上述具体实例， 因此本发明由所附权利要求范围限定。 说 明 书 CN 103022085 A 5 1/7 页 6 图 1 图 2 说 明 书 附 图 CN 103022085 A 6 2/7 页 7 图 3 说 明 书 附 图 CN 103022085 A 7 3/7 页 8 图 4 说 明 书 附 图 CN 103022085 A 8 4/7 页 9 图 5 说 明 书 附 图 CN 103022085 A 9 5/7 页 10 图 6 说 明 书 附 图 CN 103022085 A 10 6/7 页 11 图 7 说 明 书 附 图 CN 103022085 A 11 7/7 页 12 图 8 说 明 书 附 图 CN 103022085 A 12 。