具有芯片连接部分的冗余救济结构的三维集成电路.pdf

本发明提供一种三维集成电路。芯片重叠于再布线构件上。接合构件和冗余接合构件形成于芯片上，并对芯片和再布线构件之间进行电连接。在芯片和再布线部件分别形成有冗余救济电路，在连接部件之一产生缺陷的情况下，使冗余接合构件之一代替包含缺陷的接合构件而在芯片和在布线构件之间传递信号。在再布线构件和芯片之间的间隔比规定阈值大的区域比其他的区域，在多个接合构件中通过冗余救济电路能够以冗余接合构件进行代替的接合构件的比例高。

权利要求书一种三维集成电路，具有：板状的再布线构件；芯片，被重叠于所述再布线构件上；多个接合构件和多个冗余接合构件，形成于所述芯片，且对所述再布线构件和所述芯片之间进行电连接；以及冗余救济电路，分别形成于所述再布线构件和所述芯片，在所述多个接合构件之一产生了缺陷的情况下，使所述多个冗余接合构件之一代替包含缺陷的接合构件而在所述再布线构件和所述芯片之间传达信号，在所述再布线构件与所述芯片之间的间隔比规定的阈值大的区域比其他的区域，在所述多个接合构件中，通过所述冗余救济电路能够以所述多个冗余接合构件之一代替的接合构件的比例高。如权利要求1所述的三维集成电路，所述再布线构件是另外的芯片。如权利要求1所述的三维集成电路，所述再布线构件是中介层。如权利要求1所述的三维集成电路，所述多个接合构件和所述多个冗余接合构件分别为硅贯通电极。如权利要求1所述的三维集成电路，所述多个接合构件和所述多个冗余接合构件分别是微凸块。如权利要求1所述的三维集成电路，所述再布线构件包含对内部的电路间进行电连接的第一总线，所述芯片包含对内部的电路间进行电连接的第二总线，所述冗余救济电路包含：第一选择器，形成于所述再布线构件，选择所述多个接合构件之一和所述多个冗余接合构件之一的某一个，而与所述第一总线连接；以及第二选择器，形成于所述芯片，选择所述第二总线中包含的位线之一，而与所述多个冗余接合构件之一连接。如权利要求1所述的三维集成电路，在所述多个接合构件中，在能够以所述多个冗余接合构件之一代替的接合构件的比例低的区域比其他的区域，相对于接合构件，冗余接合构件的比例高。

说明书具有芯片连接部分的冗余救济结构的三维集成电路
技术领域
本发明涉及集成电路的三维层积技术，尤其涉及对芯片间的连接不良进行救济的技术。
背景技术
将层积多个芯片并以硅贯通电极（TSV：Through SiLicon Via：硅通孔）或微凸块（マイクロバンプ）等的接合构件对芯片间进行电连接的情况称为“三维集成电路”。在三维集成电路中，各接合构件的直径是数μm～数十μm，在芯片上所占的面积较小。因此，接合构件可以比芯片的外部管脚数量多地配置，尤其可使连接部件分布于芯片全体。
在三维集成电路的制造过程中，利用CMP（ChemicaL MechanicaL PoLish：化学机械抛光）等的研磨工序使各芯片变薄。在该研磨工序中，芯片的厚度在薄的芯片中被削减到数μm。使芯片如此薄的理由如下。在接合构件为TSV的情况下，因为芯片越薄TSV的深度变得越小，所以在形成TSV所需要的时间变短，作为其结果可削减芯片的制造成本。另外，在安装于移动电话等的三维集成电路（芯片封装）中，需要多级地层积芯片，另一方面要制约封装整体的厚度。因此，必须使一枚一枚的芯片变薄来抑制封装整体的厚度。
在使芯片变薄时，芯片上发生翘曲。例如在专利文献1中，示出芯片越薄越容易发生较大的翘曲。另外，在非专利文献1中，示出有关硅片的翘曲的实验数据。芯片的翘曲与如下的问题关联。在三维集成电路的制造过程中，在各芯片分别被制造后，使用粘着剂等被物理地贴合。此时，各芯片发生翘曲时，由于芯片的间隔增大，存在在接合构件产生缺陷的情况。还有，因为接合构件的结构微小、并且接合构件的数量非常多，所以在哪个接合构件产生缺陷的概率原本也不能忽视。另一方面，假设不考虑连接缺陷的产生而进行了芯片的设计，则产生连接缺陷的芯片只有作为次品来废弃。即，正是因为连接缺陷发生的比例而成品率下降。其结果，难于使芯片的制造成本进一步降低。
作为用于避免因布线的连接不良所致的电路的成品率的下降的技术，公知有冗余救济技术（例如参照专利文献2）。所谓“冗余救济”是指在电路事先装入冗余的布线或单元等的电路，在某个布线或单元产生连接不良的情况下，代替该布线或单元而利用冗余的电路的技术。在专利文献2所公开的半导体存储装置中，除了存储器单元的各选择线之外，还事先准备了冗余的选择线。并且，在各选择线与外部的信号线之间设置有开关，可代替该选择线而将冗余的选择线连接到外部的信号线。根据该结构，在某个选择线产生缺陷的情况下，代替该选择线而将冗余的选择线连接到外部的信号线。其结果，因为即使在选择线产生缺陷也可以不废弃半导体存储装置的情况增加，所以可避免因选择线的缺陷所致的半导体存储装置的成品率的降低。
先行技术文献
专利文献
专利文献1：日本专利特开2006‑196899号公报
专利文献2：日本专利特开2001‑6389号公报
非专利文献
非专利文献1：宫川宣明，三维积层加工技术的验证结果和今后的课题，信息处理学会研究报告，VoL.2011‑ARC‑193No.5（非特許文献1：宮川宣明、3次元積層プロセス技術の検証結果と今後の課題、情報処理学会研究報告、VoL．2011－ARC－193No．5）
发明内容
发明将要解决的技术问题
在三维集成电路的冗余救济技术中，首先，除了在芯片间的接合构件之外，还设置有冗余的接合构件。其次，各接合构件和芯片内部的总线之间设置有选择器，代替该接合构件可将冗余的接合构件连接到该总线。并且，在各芯片设置有用于控制各选择器的控制电路。将各选择器和控制电路的组合称为“冗余救济电路”。冗余救济电路在某个接合构件产生缺陷的情况下，通过对与该接合构件连接的选择器进行控制，代替该接合构件而将冗余的接合构件连接到各芯片的总线。这样，可良好地维持芯片间的电连接。
这样，冗余救济电路仅在接合构件产生缺陷时进行动作。因此，为了避免冗余救济电路对各芯片的耗电和正常操作带来影响，优选尽可能缩小冗余救济电路的面积。这样，在进一步削减芯片的制造成本上令人满意。可是，在以往的冗余救济电路中，选择器与所有的接合构件连接。因此，因为包含对接合构件和选择器之间进行连接的布线、以及对选择器和控制电路之间进行连接布线，所以难于进一步缩小冗余救济电路整体的面积。另外，也难于进一步削减在选择器的动作时的耗电。
本发明的目的是解决上述的问题，特别提供如下的三维集成电路：通过冗余救济电路来防止因芯片间的连接缺陷所致的成品率的降低、并且可进一步缩小该冗余救济电路的面积。
用于解决课题的手段
本发明的三维集成电路包含再布线构件、芯片、多个接合构件、多个冗余接合构件、以及冗余救济电路。再布线构件是板状，且芯片被重叠于该再布线构件上。再布线构件既可以是另外的芯片，也可以是中介层（interposer）。另外，在再布线构件为芯片的情况下，该芯片既可以是包含三极管层和布线层的双方的芯片，也可以是仅包含布线层的芯片。接合构件和冗余接合构件形成于芯片上，并对再布线构件和芯片之间进行电连接。在芯片和再布线部件各自形成有冗余救济电路，在连接部件之一产生缺陷的情况下，使冗余接合构件之一代替包含缺陷的接合构件而在芯片和在布线构件之间传达信号。在再布线构件和芯片之间的间隔比规定阈值大的区域比其他的区域，在多个接合构件中通过冗余救济电路能够以冗余接合构件之一进行代替的接合构件的比例较高。
发明的效果
在本发明的三维集成电路中，在芯片的间隔在比较大的区域，通过冗余救济电路以冗余接合构件之一进行代替的接合构件的比例高。其结果，通过冗余救济电路防止因芯片间的连接缺陷所致的成品率的降低，并且可进一步缩小该冗余救济电路的面积。
附图说明
图1是示出由本发明的实施方式1的三维集成电路100的截面的模式图。
图2是示出图1示出的TSV105、106的周围的详细情况的扩大截面图。
图3（a）是示出本发明的实施方式1的与第一芯片101和第二芯片102的长边方向的翘曲相伴随的芯片间隔的变化的图表。
（b）是示出第一芯片101和第二芯片102的实际的翘曲的一个例子的模式图。
（c）是示出第一芯片101和第二芯片102的实际的翘曲的其他例子的模式图。
（d）是示出第一芯片101和第二芯片102的实际的翘曲的另外的其他例子的模式图。
图4是概要地示出本发明的实施方式1的第一芯片101的TSV401、402、403的配置的俯视图。
图5是示出在第一芯片101和第二芯片102各自安装的电路的一个例子的框图。
图6是基于测试控制装置TCL检查TSV有无连接缺陷的测试的流程图的前半部分。
图7是基于测试控制装置TCL检查TSV有无连接缺陷的测试的流程图的后半部分。
图8是由测试控制装置TCL的测试得到的、对选择器的设定值、测试比特列、以及测试结果之间的对应关系进行例示的表。
图9（a）是示出本发明的实施方式2的与各芯片101、102的长边方向的翘曲相伴随的芯片间隔的变化的图表。
（b）是示出第一芯片101和第二芯片102的实际翘曲的一个例子的模式图。
（c）是示出第一芯片101和第二芯片102的实际翘曲的其他例子的模式图。
（d）是示出第一芯片101和第二芯片102的实际翘曲的另外的其他例子的模式图。
图10是概要地示出在本发明的实施方式2的第一芯片101的TSV的配置的俯视图。
图11是概要地示出在本发明的实施方式2的第一芯片101的TSV的配置的变形例的俯视图。
图12是以一方的芯片中心从另一方的芯片的中心的正上方离开的方式重叠了两枚芯片的三维集成电路1200的截面图。
图13是上层的芯片比下层的芯片小的三维集成电路的一个例子1300的截面图。
图14是上层的芯片比下层的芯片小的三维集成电路的其他例子1400的截面图。
图15是上层的芯片比下层的芯片大的三维集成电路1500的截面图。
图16是多个芯片分散在中介层上而配置的集成电路1600的截面图。
图17是芯片的形状或大小按照每个芯片不同的集成电路1700的截面图。
具体实施方式
以下参照图面对于本发明适宜的实施方式进行说明。
《实施方式1》
图1是示出本发明的实施方式1的三维集成电路100的截面的模式图。参照图1，三维集成电路100包含第一芯片101、第二芯片102、中介层103、以及凸块（バンプ）104。
第一芯片101和第二芯片102均为由硅构成的矩形板状的构件。第一芯片101和第二芯片102的形状和大小相同。各芯片101、102包含布线层101A、102A和三极管层101B、102B。在三极管层101B、102B形成有多个三极管。通过利用布线层101A、102A将那些三极管互相连接，从而构成各种电路（芯（core））。第一芯片101的三极管层101B与第二芯片102的布线层102A通过粘着剂而被贴合。此时，如图1所示，以第一芯片101的各边位于第二芯片102的各边的正上方的方式，使两个芯片101、102重叠。第二芯片102的三极管层102B与中介层103的表面（在图1中的上表面）103A通过粘着剂而被贴合。
实施方式1的三维集成电路100由2枚芯片101、102所构成。此外，三维集成电路也可以由3枚以上的芯片构成。另外，第一芯片101的布线层101A也可以与第二芯片102的布线层102A贴合。
各芯片101、102的三极管层101B、102B在内部含有硅贯通电极（TSV：Through‑SiLicon Via）105、106。TSV105、106是铜等的导电构件，在该板面的法线方向（图1的Z轴方向）贯穿各芯片101、102。TSV105、106的直径和长度是数μm～数十μm。第一芯片101的布线层101A通过TSV105与第二芯片102的布线层102A电连接。因此，第一芯片101上的各芯（core）与第二芯片102上的各芯之间交换信号。第二芯片102的布线层102A通过TSV106，与安装于中介层103的表面103A的布线电连接。
中介层103是硅制的芯片或聚酰亚胺制的基板，在表面（在图1的上表面）103A安装有布线。在图1中未示出,但在中介层103进一步设置有贯通孔。通过这些的贯通孔，表面103A的布线与同背面（在图1的下表面）103B粘着的凸块104电连接。凸块104为球形的焊锡，与设置在外部的封装的管脚连接。其结果，各芯片101、102上的芯通过TSV105、106、中介层103上的布线、以及凸块104，与外部的装置之间交换信号。
图2是示出图1示出的TSV105、106的周围的详细情况的扩大截面图。参照图2，第一芯片101的三极管层101B包含基板201、三极管202、第一绝缘膜203、接触孔204、205、206、TSV105、和第二绝缘膜207。基板201由硅（Si）构成。三极管202形成于基板201的表面（在图2的上面）。各绝缘膜203、207由氧化硅等构成。第一绝缘膜203覆盖基板201的表面和三极管202的全体。第二绝缘膜207覆盖基板201的背面（在图2的下面）的全体。第一接触孔204和第二接触孔205分别与三极管202的扩散区域202A、202B连接。第3接触孔206与TSV105连接。各接触孔204‑206由铝、钨、或铜等组成。TSV105贯通基板201和第二绝缘膜207。在图2中没有示出,但在TSV105和基板201之间，形成有防止对氧化硅的薄绝缘膜、以及基板201金属污染的阻碍层。
进一步参照图2，第一芯片101的布线层101A包含三个种类的层期间绝缘膜211、212、213和三个种类的布线221、222、223。各层间绝缘膜211‑213由氧化硅或Low‑k材料构成。各布线221‑223由铝或铜构成。第1层间绝缘膜211覆盖三极管层101B的全体。第一布线221形成于第1层间绝缘膜211中，与各接触孔204‑206连接。第2层间绝缘膜212覆盖第1层间间绝缘膜211的全体。第二布线222形成于第2层间绝缘膜212中，与第一布线221的一部分连接。第3层间绝缘膜213覆盖第2层间绝缘膜212的全体。第3布线223形成于第3层间绝缘膜213中，对第二布线222之间进行连接。通过第一布线221、第二布线222、以及第3布线223，将三极管202连接于另外的三极管或TSV105。
如图2所示，第二芯片102的结构与第一芯片101的结构相同。TSV105与第二芯片102的布线层102A中的、在图2中形成于最上面的层间绝缘膜231中的布线232连接。由此，第一芯片101内的三极管202通过TSV105，与第二芯片102内的三极管233连接。
如图2所示的基板201厚度是数μm～数十μm。这种情况下，因为TSV105相同程度地短，所以其形成所需要的时间短。另外，因为第二芯片102的基板也同样地薄，所以第一芯片101和第二芯片102的全体的厚度小。可是，因为使基板201变薄，导致在第一芯片101产生翘曲。在第二芯片102也产生同样的翘曲。翘曲的大小因构成各芯片101、102的各层的材质、各芯片101、102的热膨胀率、安装于各芯片101、102的电路的结构、以及层间的温度差而不同。
图3的（a）是示出与第一芯片101和第二芯片102的长边方向的翘曲相伴随的芯片间隔的变化的图表。X轴示出与图1所示出的X轴同样地表示第一芯片101长边方向，Z轴与图1所示出的Z轴同样地表示第一芯片101的表面的法线方向。特别地Z轴如图1所示，将从中介层103离开的方向作为正方向。如图3的（a）所示的实线的图表Gl示出各芯片101、102的厚度为50μm时的芯片间隔，点线的图表G2示出各芯片101、102的厚度为70μm时的芯片间隔，虚线的图表G3示出各芯片101，102厚作为100μm的时候的芯片间隔。如那些的图表所示，芯片间隔在芯片的中央部CR较大，在周边部E0、E1较小。另外，芯片越薄芯片间隔变化越大。芯片间隔越大，在TSV105越容易产生连接缺陷。因此，在芯片的中央部CR与周边部E0、E1相比，容易在TSV105产生连接缺陷。
图3的（b）是示出第一芯片101和第二芯片102的实际翘曲的一个例子的模式图。X轴和Z轴与图3的（a）所示的X轴和Z轴相同。参照图3的（b），第一芯片101和第二芯片102都以中央部CR比周边部E0、E1从中介层103离开的方式翘曲。该翘曲的曲率为第一芯片101的一方比第二芯片102大。其结果，第一芯片101和第二芯片102之间的间隔，如图3的（a）所示的图表那样变化，特别在中央部CR比周边部E0、E1都大。另一方面，第一芯片101和第二芯片102之间的间隔越大越容易产生TSV的连接缺陷。因此，在图3的（b）所示的情况下，在中央部CR比周边部E0、E1都容易产生TSV的连接缺陷。
如图3的（a）所示的芯片间隔的变化和各芯片101、102的翘曲的变化也存在变化的方向相反的情况。图3的（c）是示出第一芯片101和第二芯片102的实际翘曲的其他例子的模式图。X轴和Z轴与图3的（a）所示的X轴和Z轴相同。参照图3的（c），第一芯片101和第二芯片102都以周边部E0、E1比中央部CR从中介层103离开的方式翘曲。该翘曲的曲率为在第二芯片102一方比第一芯片101大。其结果，第一芯片101和第二芯片102之间的间隔，如图3的（a）所示的图表那样变化，尤其在中央部CR比周边部E0、E1大。因此，在图3的（c）所示的情况下，在中央部CR比周边部E0、E1容易产生TSV的连接缺陷。
图3的（d）是示出第一芯片101和第二芯片102的实际翘曲的另外的其他的例子的模式图。X轴和Z轴与图3的（a）所示的X轴和Z轴相同。参照图3的（d），第一芯片101以中央部CR比周边部E0、E1从中介层103离开的方式翘曲，第二芯片102以周边部E0、E1比中央部CR从中介层103离开的方式翘曲。其结果，第一芯片101和第二芯片102之间的间隔，如图3的（a）所示的图表那样变化，尤其在中央部CR比周边部E0、E1大。因此，在如图3的（d）所示的情况下，在中央部CR比周边部E0、E1都容易产生TSV的连接缺陷。
图4是概要地示出在第一芯片101的TSV401、402、403的配置的俯视图。在这里，相对芯片各边长度为数mm，TSV401、402、403的直径为数μm～数十μm。因此，在图4中，TSV401、402、403的直径被夸张描述。参照图4，TSV被分为第一TSV401、第二TSV402、以及冗余TSV403的三个种类。第一TSV401和第二TSV402以芯片的长边方向（在图2中X轴方向）和短边方向（在图2中Y轴方向）的各自规定的间隔、例如数百μm的间隔来进行配置。第一TSV401在图4中以黑的矩形表示，被配置于第一芯片101的中央部400。第二TSV402在图4中以白的矩形表示，被配置于中央部400周围。冗余TSV403在图4中以斜线部分表示，被配置于第一TSV401之间。在图4中未示出,但在TSV401、402、403之间的区域安装有各种各样的芯及选择器。选择器选择第一TSV401和冗余TSV403中的某一个，与第一芯片101的布线层101A电连接。由此，通过第一TSV401和冗余TSV403的某一个，将第一芯片101内的芯与第二芯片102内的芯进行电连接。另一方面，第二TSV402将第一芯片101的布线层101A直接与第二芯片102的布线层101B进行电连接。
在第一TSV401之一产生缺陷的情况下，与该第一TSV401连接的选择器将冗余TSV403之一代替该第一TSV401与各芯片的布线层101A、102A连接。这样，良好地维持第一芯片101和第二芯片102之间的电连接。
在图4中配置有第一TSV401的中央部400的范围，设定为在图3的（a）芯片间隔超过规定的阈值TH的范围。该阈值TH与在因芯片的翘曲而在TSV产生连接缺陷的概率达到规定值时的芯片间隔相等。在中央部400因芯片间隔超过阈值TH，所以连接缺陷的产生概率超过规定值。这样，第一TSV401的配置，被因为芯片间隔较大而容易产生连接缺陷的范围所限制。由此，对选择器的总数、将第一TSV401和选择器进行连接的布线的面积、以及将选择器与该控制电路进行连接的布线的面积进行限制。
图5是示出第一芯片101和第二芯片102的各自所安装的电路的一个例子的框图。参照图5，第一芯片101作为芯具有图像解码器501、加密解码电路502、传媒处理器503、仿真负载控制电路504、LSI间数据通信电路505、以及选择器控制电路506。第一芯片101此外还具有选择器511、512、513、指令总线CBl，数据总线DBl，以及公用总线dbusl。
图像解码器501根据流数据恢复影像数据。加密解码电路502对被加密的流数据进行解码。传媒处理器503也称为DSP（数字信号处理器），对影像数据进行各种各样的图像处理。LSI间数据通信电路505利用数据总线DBl与图像解码器501、加密解码电路502、传媒处理器503、和选择器控制电路506个别连接，与它们之间，或与它们和公用总线dbusl之间中继信号。
公用总线dbusl将LSI间数据通信电路505和各TSV521、522、523、531、532、541、542之间直接或经由选择器511‑513进行连接，并在它们之间中继信号。在公用总线dbusl中，第1位线dbus[0]与第二TSV之一531连接，第2位线dbus[l]与第一选择器511连接，第3位线dbus[2]与第二选择器512连接，第4位线dbus[3]与第3选择器513连接，第5位线dbus[4]与第二TSV的另外一个532连接。第一选择器511选择第一TSV之一（TSVl）521和冗余TSV之一（RTSVl）541的某一个连接到第2位线dbus[l]。第二选择器512选择第一TSV之一（TSV2）522和两个冗余TSV（RTSVl）541、（RTSV2）542的某一个连接到第3位线dbus[2]。第3选择器513选择RTSV2542和第一TSV之一（TSV3）523的某一个连接到第4位线dbus[3]。
仿真负载控制电路504通过指令总线CBl与图像解码器501、加密解码电路502、传媒处理器503、以及选择器控制电路506连接，并向它们发送仿真命令。仿真命令是对各芯501‑503、506指示测试动作的命令。选择器控制电路506根据仿真命令，通过数据总线DBl和LSI间数据通信电路505对其他的芯501‑503发送测试数据。各芯501‑503根据仿真命令处理测试数据。
选择器控制电路506通过信号线A、B、C与各选择器511、512、513连接，与选择器511‑513一起构成第一芯片101侧的冗余救济电路510。选择器控制电路506通过各信号线A‑C，对各选择器511‑513指定应该选择的TSV。选择器控制电路506进一步在各芯501‑503进行测试动作的期间，从第二芯片102，通过各TSV521、522、523、531、532、541、542、各选择器511‑513、公用总线dbusl、和LSI间数据通信电路505，接收测试比特列。测试比特列的各位从不同的TSV接收。被接收的测试比特列通过第一外部管脚571输出。
进一步参照图5，第二芯片102作为芯，具有流处理电路561、串行AＴA（SATA：SeriaL Advanced TechnoLogy Attachment：串行高级技术附件）接口电路（IO）562、USB（UniversaL SeriaL Bus：通用串行总线）IO563、仿真负载控制电路564、LSI间数据通信电路565、以及选择器控制电路566。第二芯片102以外，具有选择器551、552、指令总线CB2，数据总线DB2，和公用总线dbus2。
SATA·IO562以SATA方式接收数据，USB·IO563以USB方式接收数据。流处理电路561根据由SATA·IO562和USB·IO563分别所接收的数据分离流数据。LSI间数据通信电路565通过数据总线DB2与流处理电路561、SATA·IO562、USB·IO563、和选择器控制电路566个别连接，在它们之间、或它们与公用总线dbus2之间中继信号。
公用总线dbus2将LSI间数据通信电路565和各TSV521、522、523、531、532、541、542之间直接或经由选择器551、552进行连接，在它们之间中继信号。在公用总线dbus2中，第1位线dbus[0]与第二TSV的一个531连接，第2位线dbus[1]与TSV1521和第4选择器向551连接，第3位线dbus[2]与第4选择器551、TSV2522、和第5选择器552连接，第4位线dbus[3]与第5选择器552和TSV3523连接，第5位线dbus[4]与第二TSV的另外的一个532连接。第4选择器551选择第2位线dbus[l]和第3位线dbus[2]的某一个与RTSV1541连接。第5选择器552选择第3位线dbus[2]和第4位线dbus[3]的某一个与RTSV2542连接。
仿真负载控制电路564通过指令总线CB2与流处理电路561、SATA·IO562、USB·IO563、以及选择器控制电路566连接，并向它们发送仿真命令。仿真命令是对各芯561‑563、566指示测试动作的命令。选择器控制电路566根据仿真命令，通过数据总线DB2和LSI间数据通信电路565向其他的芯561‑563发送测试数据。各芯561‑563根据仿真命令处理测试数据。
选择器控制电路566利用信号线I、II与各选择器551、552连接，与选择器551、552一起构成第二芯片102侧的冗余救济电路550。选择器控制电路566通过各信号线I、II，向各选择器551、552指定应该选择的TSV。选择器控制电路566进一步在各芯561‑563进行测试动作的期间，通过LSI间数据通信电路565、公用总线dbus2、各选择器551、552、以及各TSV521、522、523、531、532、541、542向第一芯片101发送测试比特列。测试比特列的各位被发送到不同的TSV。被发送的测试比特列也从第二外部管脚572输出。
图1所示的三维集成电路100的制造工序包含有在对第一芯片101和第二芯片102之间进行连接的TSV是否具有连接缺陷进行检测的测试。在该测试时，在第一外部管脚571和第二外部管脚572之间，如图5所示连接有测试控制装置TCL。测试控制装置TCL如下利用各芯片101、102的选择器控制电路506、566，检查有无TSV的连接缺陷。测试控制装置TCL首先使第二芯片102的选择器控制电路566发送测试比特列，并使第一芯片101的选择器控制电路506接收该测试比特列。测试控制装置TCL接着从第二外部管脚572读出由第二芯片102的选择器控制电路566所发送的测试比特列，从第一外部管脚571读出由第一芯片101的选择器控制电路506所接收的测试比特列。测试控制装置TCL进一步比较双方的测试比特列，对不一致的位进行检测。位不一致表示在传达该位的TSV产生连接缺陷的情况。测试控制装置TCL根据不一致的位的位置确定包含连接缺陷的TSV，使各选择器控制电路506、566设定各选择器511‑513、551、552以使冗余TSV代替该TSV传达信号。
图6、7是基于测试控制装置TCL检查TSV有无连接缺陷的测试的流程图。在图1示出的构造完成之后，以在两个外部管脚571、572之间连接有测试控制装置TCL的状态开始该测试。在各芯片101、102的仿真负载控制电路504、564使各芯501‑503、561‑563进行测试动作的期间实行该测试。尤其在各芯501‑503、561‑563的负载轻的情况（低负载测试模式）和负载重的情况（高负载测试模式）的双方实行该测试。各芯的发热量因各芯的负载大小而不同。各芯片101、102温度因各芯的发热量和环境温度而变化。因为各芯片101、102的翘曲大小依赖于各芯片101、102的温度，所以因各芯的负载大小而变化。因此，通过以低负载测试模式和高负载测试模式的双方进行测试，从而能可靠地检查出TSV的连接缺陷。
在步骤S601，各芯片101、102的仿真负载控制电路504、564对各芯501‑503、561‑563设定为低负载测试模式。具体地说，第一芯片101的仿真负载控制电路504，对图像解码器501、加密解码电路502、以及传媒处理器503中的几个发送仿真命令使之进行测试动作。第二芯片102的仿真负载控制电路564对流处理电路561、SATA·IO562、和USB·IO563中的几个发送仿真命令使之进行测试动作。对某一个的芯501‑503、561‑563以某种程度的频率发送发送仿真命令，被预先编入仿真负载控制电路504、564。某个的芯501‑503、561‑563开始了测试动作之后，处理进入步骤S602。
在步骤S602中，在各芯片101、102的芯511‑513、561‑563进行测试动作的期间，第二芯片102的选择器控制电路566向各TSV发送测试比特列，第一芯片101的选择器控制电路506从各TSV接收该测试比特列。测试控制装置TCL从第二外部管脚572读出由第二芯片102的选择器控制电路566所发送的测试比特列，从第一外部管脚571读出由第一芯片101的选择器控制电路506所接收的测试比特列。作为测试比特列，例如利用所有的位为“1”和所有的位为“0”的两个种类。此后，处理进入步骤S603。
在步骤S603中，测试控制装置TCL对从两个外部管脚571、572读出的测试比特列进行比较。对所有的位为“1”的测试比特列和所有的位为“0”的测试比特列的某一个，在比较的两个测试比特列一致的情况下，测试的结果表示正常。该情况下，处理进入图7所示的步骤S701。另一方面，在检测出了不一致的位的情况下，处理进入步骤S604。
在步骤S604中检测不一致的位。测试控制装置TCL根据该位的位置，确定传达该位的TSV。测试控制装置TCL进一步由选择器检查该TSV是否能够以冗余TSV之一代替。在不存在可代替的冗余TSV的情况下，处理进入步骤S605，在存在的情况下，处理进入步骤S606。
在步骤S605中，不存在能够对传达不一致的位的TSV、即包含连接缺陷的TSV进行代替的冗余TSV。因此，三维集成电路100被区分为次品，测试结束。
在步骤S606中，测试控制装置TCL使各选择器控制电路506、566设定各选择器以使冗余TSV代替包含连接缺陷的TSV传达信号。此后，从步骤602反复执行处理。
在步骤S701中，仿真负载控制电路504、564将各芯501‑503、561‑563切换为高负载测试模式。具体地说，第一芯片101的仿真负载控制电路504对图像解码器501、加密解码电路502、以及传媒处理器503的全部发送仿真命令而使控制动作同时进行。第二芯片102的仿真负载控制电路564对流处理电路561、SATA·IO562、和USB·IO563的全部发送仿真命令，同时使之进行测试动作。以哪种程度的频率向各芯501‑503、561‑563发送仿真命令，被预先编入仿真负载控制电路504、564。所有的芯501‑503、561‑563开始测试动作之后，处理进入步骤S702。
在步骤S702中，在各芯片101、102的芯511‑513、561‑563进行测试动作的期间，第二芯片102的选择器控制电路566向各TSV发送测试比特列，第一芯片101的选择器控制电路506从各TSV接收该测试比特列。测试控制装置TCL从第二外部管脚572读出由第二芯片102的选择器控制电路566所发送的测试比特列，从第一外部管脚571读出由第一芯片101的选择器控制电路506所接收的测试比特列。作为测试比特列，利用所有的位为“1”的比特列和所有的位为“0”的比特列这两个种类。此后，处理进入步骤S703。
在步骤S703中，测试控制装置TCL对从两个外部管脚571、572读出的测试比特列进行比较。对所有的位为“1”的测试比特列和所有的位为“0”的测试比特列的某一个，在比较的两个测试比特列一致的情况下，测试的结果表示正常。那种情况下，处理进入步骤S707。另一方面，在检测出了不一致的位的情况下，处理进入步骤S704。
在步骤S704中检测不一致的位。测试控制装置TCL根据该位的位置，确定传达了该位的TSV。测试控制装置TCL进一步由选择器检查该TSV是否能够以冗余TSV之一代替。在不存在可代替的冗余TSV的情况下，处理进入步骤S705，在存在的情况下，处理进入步骤S706。
在步骤S705中，不存在能够对传达了不一致的位的TSV、即包含连接缺陷的TSV进行代替的冗余TSV。因此，三维集成电路100被区分为次品，测试结束。
在步骤S706中，测试控制装置TCL使各选择器控制电路506、566设定各选择器以使冗余TSV代替包含连接缺陷的TSV传达信号。此后，从步骤702反复执行处理。
在步骤S707中，测试的结果表示正常。因此，三维集成电路100被区分为良品，测试结束。尤其是，基于各选择器控制电路506、566的各选择器511‑513、551、552的设定值，即对该选择器应该选择的TSV或位线进行指定的信号值，被保存在安装于各芯片101、102的非易失性的寄存器。此后，每次在三维集成电路100起动时，对各选择器设定该寄存器所保存的值。
另外，从各选择器控制电路506、566向各选择器511‑513、551、552的信号线的中途预先设置有熔丝，在步骤S707也可以切断该熔丝。熔丝可以是因通电的焦耳热而被切断熔丝，也可以是因激光的热而被切断熔丝。通过切断熔丝来固定各信号线的电位，并将各选择器的设定值维持为固定值。其结果，各选择器通常选择相同的TSV或位线。
图8是对由测试控制装置TCL的测试得到的、选择器的设定值、测试比特列、以测试结果之间的对应关系进行例示的表。在该表中，各行示出通过一次测试得到的值。测试的顺序与表行序相等。
图8的第一行示出由最初的测试得到的值。与发送侧选择器、即第二芯片102中的选择器551、552的每一个连接的信号线I、II表示的值分别被设定在第2位线dbus[l]、第3位线dbus[2]。另一方面，与接收侧选择器、即第一芯片101中的选择器511、512、513的每一个连接的信号线A、B、C表示的值分别被设定在TSV1、TSV2、以及TSV3。在以上的设定中，在由第二芯片102的选择器控制电路566发送了测试比特列“11111”的情况下，第一芯片101的选择器控制电路506接收测试比特列“11111”。因为两个测试比特列一致，所以测试结果表示“正常”。
图8的第二行表示由第二次测试得到的值。在第二次测试中，与最初的测试相同，发送侧选择器551、552的设定值是第2位线dbus[l]、第3位线dbus[2]，接收侧选择器511、512、513的设定值是TSVl、TSV2、TSV3。在该设定中，在由第二芯片102的选择器控制电路566发送了测试比特列“00000”的情况下，第一芯片101的选择器控制电路506接收到测试比特列“00100”。在两个测试比特列之间，因为第3比特不一致，所以测试结果示出“在TSV2存在缺陷”的情况。
图8的第三行表示由第三次测试得到的值。在第三次测试中，与第二次测试不同，第二选择器512的设定值从TSV2被变更为RTSV1。在该设定中，在从第二芯片102的选择器控制电路566发送了测试比特列“11111”的情况下，第一芯片101的选择器控制电路506接收到测试比特列“11111”。因为两个测试比特列一致，所以测试结果表示“正常”。
在图8的第四行表示由第四次测试得到的值。在第四次测试中与第三次测试相同，发送侧选择器551、552的设定值是第2位线dbus[l]、第3位线dbus[2]，接收侧选择器511、512、513的设定值是TSVl、RTSVl、TSV3。在该设定中，在由第二芯片102的选择器控制电路566发送了测试比特列“00000”的情况下，第一芯片101的选择器控制电路506接收到测试比特列“00100”。在两个测试比特列之间，因为第3比特不一致，所以测试结果表示“在TSV2存在缺陷”的情况。
图8的第五行表示由第五次测试得到的值。在第五次测试中，与第四次测试不同，第4选择器551的设定值从第2位线dbus[l]被变更为第3位线dbus[2]，且第二选择器512的设定值从RTSVl被变更为RTSV2。在该设定中，在从第二芯片102的选择器控制电路566发送了测试比特列“11111”的情况下，第一芯片101的选择器控制电路506接收到测试比特列“11111”。因为两个测试比特列一致，所以测试结果表示“正常”。
图8的第六行表示由第六次测试得到的值。在第六次测试中，与第五次测试相同，发送侧选择器551、552的设定值均为第3位线dbus[2]，接收侧选择器511、512、513的设定值是TSV1、TSV2、TSV3。在该设定中，在由第二芯片102的选择器控制电路566发送了测试比特列“00000”的情况下，第一芯片101的选择器控制电路506接收到测试比特列“00000”。因为两个测试比特列一致，所以测试结果表示“正常”。
如图8所示，每次根据测试结果在TSV检测到接合缺陷时，该TSV被切换为其他的冗余TSV，重复进行测试。这样，如果对于两个种类的测试比特列“11111”、“00000”的双方都能得到正常的测试结果，则三维集成电路100被区分为良品，如果不能得到正常的测试结果则被区分为次品。
如以图5所示的RTSV1或RTSV2代替的TSV1、TSV2、TSV3，是能够以冗余TSV代替的TSV，即的第一TSV401如图4所示，被配置在第一芯片101的中央部400。在该中央部400，如图3的（a）所示，因为芯片间隔比阈值TH大，所以在第一TSV401容易比第二TSV402产生连接缺陷。因此，在本发明的实施方式1的三维集成电路100中，可仅将容易产生连接缺陷的TSV由冗余TSV代替。由此，可将三维集成电路的成品率维持较高那样，对选择器的总数、将TSV和选择器进行连接的布线的面积、以及对选择器和控制电路进行连接的布线的面积进行限制。其结果，能够抑制选择器以及上述的布线对各芯片101、102的耗电以及各芯的动作带来的影响。还有，能够进一步削减各芯片101、102的制造成本。
另外，在本发明的实施方式1的三维集成电路100中，可从第二芯片102的选择器控制电路566向第一芯片101的选择器控制电路506发送测试比特列。反过来，也可以从第一芯片101的选择器控制电路506向第二芯片102的选择器控制电路566发送测试比特列。该情况下，图5示出的发送侧选择器511‑513被设置于第二芯片102，接收侧选择器551、552被设置于第一芯片101。
本发明的实施方式1的三维集成电路100利用所有的位为“1”的比特列和所有的位为“0”的比特列作为测试比特列。另外，也可以利用例如像“1010…”这样的“1”和“0”交替排列的比特列作为测试比特列。进而，测试比特列也可以是对各TSV的位置、和因TSV之间的耦合所致的串扰、噪声的影响之间的关系进行考虑的比特列。
在本发明的实施方式1的三维集成电路100中，根据测试比特列从两个芯片101、102的一方向另一方传送的期间是否变化，来检测有无TSV的连接缺陷。另外，也可以根据从两个芯片101、102的一方向另一方传送的期间产生信号的延迟、或信号波形的变化，来检测有无TSV的连接缺陷。
《实施方式2》
在本发明的实施方式2的三维集成电路中，与实施方式1的三维集成电路相比TSV的配置不同。因为其他的要素与由实施方式1相同，因此对于这些要素的详细说明，援引关于实施方式1的说明。
如图2所示，因为第一芯片101的基板201较薄，所以在第一芯片101上产生翘曲。第二芯片102也相同。在实施方式1中，如图3的（a）所示，芯片间隔伴随该翘曲增大，并在中央部CR比周边部E0、E1大。反过来，也存在芯片间隔在周边部E0、E1比中央部CR大的情况。图9的（a）是示出芯片间隔伴随在各芯片101、102的长边方向的翘曲而变化的图表。X轴与在图1示出的X轴相同地示出各芯片101、102长边方向，Z轴与图1所示的Z轴相同地示出各芯片101、102的表面的法线方向。特别地Z轴如图1所示，将从中介层103离开的方向作为正方向。参照图9的（a），芯片间隔在中央部CR比阈值TH小，在周边部E0、E1超过阈值TH。在该情况下，在周边部E0、E1比中央部CR容易产生TSV的连接缺陷。
图9的（b）是示出第一芯片101和第二芯片102的实际翘曲的一个例子的模式图。X轴和Z轴与图9的（a）所示的X轴和Z轴相同。参照图9的（b），第一芯片101和第二芯片102都以周边部比中央部从中介层103离开的方式翘曲。该翘曲的曲率为第一芯片101的一方比第二芯片102大。其结果，第一芯片101和第二芯片102之间的间隔，如图9的（a）所示的图表那样变化，特别在周边部E0、E1比中央部CR大。另一方面，第一芯片101和第二芯片102之间的间隔越大越容易产生TSV的连接缺陷。因此，在如图9的（b）所示的情况下，在周边部E0、E1比中央部CR容易产生TSV的连接缺陷。
如图9的（a）所示的芯片间隔的变化和各芯片101、102的翘曲的变化也存在变化的方向相反的情况。图9（c）是示出第一芯片101和第二芯片102的实际翘曲的其他例子的模式图。X轴和Z轴与图9的（a）所示的X轴和Z轴相同。参照图9的（c），第一芯片101和第二芯片102都以中央部比周边部从中介层103离开的方式翘曲。可是，该翘曲的曲率为第二芯片102一方比第一芯片101大。其结果，第一芯片101和第二芯片102之间的间隔，如图9的（a）所示的图表那样变化，特别在周边部E0、E1比中央部CR大。因此，在如图9的（c）所示的情况下，在周边部E0、E1比中央部CR容易产生TSV的连接缺陷。
图9的（d）是示出第一芯片101和第二芯片102的实际翘曲另外的其他的例子的模式图。X轴和Z轴与图9的（a）所示的X轴和Z轴相同。参照图9的（d），第一芯片101以周边部E0、E1比中央部CR从中介层103离开的方式翘曲，第二芯片102以中央部CR比周边部E0、E1从中介层103离开的方式翘曲。其结果，第一芯片101和第二芯片102之间的间隔，如图9的（a）所示的图表那样变化，特别是在周边部E0、E1比中央部CR大。因此，即使在如图9的（b）所示的情况下，在周边部E0、E1比中央部CR容易产生TSV的连接缺陷。
图10是概要地示出在第一芯片101的TSV101、102、103的配置的俯视图。与图4相同，TSV1001、1002、1003的直径被夸张地描写。参照图10，TSV被分为第一TSV1001、第二TSV1002、以及冗余TSV1003的三个种类。第一TSV1001和第二TSV1002以芯片的长边方向（在图10中X轴方向）和短边方向（在图10中Y轴方向）的各自规定的间隔、例如数百μm的间隔而被配置。第一TSV1001在图10中以黑的矩形表示，被配置于第一芯片101的周边部1000。第二TSV1002在图10中以白的矩形表示，被配置于由周边部1000所包围着的中央部。冗余TSV1003在图10中以斜线部分表示，被配置在第一TSV1001之间。在图10中未示出,但在TSV1001‑1003之间的区域安装有各种各样的芯及选择器。选择器选择第一TSV1001和冗余TSV1003中的某一个，与第一芯片101的布线层101A电连接。由此，通过第一TSV1001和冗余TSV1003的某一个，将第一芯片101内的芯与第二芯片102内的芯进行电连接。另一方面，第二TSV1002将第一芯片101的布线层101A直接与第二芯片102的布线层101B进行电连接。
在第一TSV1001之一产生缺陷的情况下，与该第一TSV1001连接的选择器将冗余TSV1003之一代替该第一TSV1001与各芯片的布线层101A、102A连接。这样，良好地维持第一芯片101和第二芯片102之间的电连接。
在图10中，配置有第一TSV1001的周边部1000的范围，设定为在图9的（a）中芯片间隔超过阈值TH的范围。该阈值TH与因芯片的翘曲而在TSV产生连接缺陷的概率达到规定值时的芯片间隔相等。在周边部1000因为芯片间隔超过阈值TH，所以连接缺陷的产生概率超过规定值。这样，第一TSV1001的配置受到因芯片间隔大而容易产生连接缺陷的范围限制。由此，将三维集成电路的成品率维持较高那样，对选择器的总数、将第一TSV1001和选择器进行连接的布线的面积、以及将选择器与该控制电路的布线进行连接的面积进行限制。其结果，能够抑制选择器以及上述的布线抑制对各芯片101、102的耗电及各芯的动作带来的影响。另外，可进一步削减各芯片101、102的制造成本。
《变形例》
（A）在图4、10中在第一TSV401、1001之间都配置有冗余TSV403、1003。由此，第一TSV401、1001与冗余TSV403、1003之间的布线的长度可维持为较短。另外，也可以在与配置第一TSV401、1001的区域（在图4是中央部400、在图10中是周边部1000）相比第一芯片101和第二芯片102之间的间隔小的区域配置冗余TSV。
图11是概要地示出在第一芯片101的TSV1001、1002、1103的配置的变形例的俯视图。与图10相同，TSV1001、1002、1103的直径被夸张地描写。参照图11，与图10相比冗余TSV1103的配置不同。冗余TSV1103在配置有第一TSV1001的周边部1000和配置有第二TSV1O02的中央部的边界区域1100（在图11中以多个点示出的区域）中，配置于第一TSV1001和第二TSV1002之间。在图11中未示出,但在TSV1001、1002、1103之间的区域安装有各种各样的芯及选择器。选择器选择第一TSV1001和冗余TSV1003中的某一个，与第一芯片101的布线层101A电连接。由此，通过第一TSV1001和冗余TSV1003的某一个，对第一芯片101内的芯与第二芯片102内的芯进行电连接。
如图11所示，冗余TSV1103配置于比第一TSV1001的内侧的区域。因此，根据图9的（a）可知，芯片间隔在冗余TSV1103所配置的区域比第一TSV1001所配置的区域小。因此，一般来说，冗余TSV1103比第一TSV1001难于产生连接缺陷。其结果，在第一TSV1001之一产生连接缺陷时，通过利用冗余TSV1103代替该第一TSV1001，从而能够更加可靠地恢复第一芯片101和第二芯片102之间的连接。
另外，也可以将所有的TSV集中于芯片间隔小且难以产生连接缺陷的区域。但是，在这种情况下，因为对各TSV与芯进行连接的布线的距离伸长，所以耗电及布线的面积增大。因此，如图11所示，不是将所有的TSV，而是仅将冗余TSV集中在芯片间隔小、且难于产生连接缺陷的区域的方法能够抑制消耗电力以及布线的面积的增大。
在图11中在芯片间隔的比较小的区域配置所有的冗余TSV。另外，在芯片的全体配置冗余TSV，另一方面，也可以在芯片间隔的比较小的区域较高地设定冗余TSV相对TSV的比例。
（B）在图4、10中，分别将第一TSV和第二TSV集中地配置在芯片的中央部和周边部的某一个。另外，也可以使第一TSV和第二TSV在芯片全体中混在一起。但是，在芯片间隔比较大的区域中，将第一TSV相对TSV的全体的比例设计较高。例如，如图3的（a）所示，芯片间隔在芯片的中央部比周边部大的情况下，在中央部使第一TSV的比例较高，在周边部使第一TSV的比例较低。芯片间隔如图9的（a）所示变化的情况下与其相反。即使那样的配置，与可将所有的TSV代替为冗余TSV的情况相比，可较高地维持三维集成电路的成品率，对选择器的总数、将TSV和选择器进行连接的布线的面积、以及将选择器和与该控制电路相连接的布线的面积进行限制。其结果，能够抑制选择器以及上述的布线对各芯片101、102的耗电以及各芯的动作带来的影响。还有，能够进一步削减各芯片101、102的制造成本。
（C）在上述的实施方式1、2中，根据两枚芯片101、102的间隔，设计在第一芯片101的TSV的配置。即，在芯片101的下面配置的再布线构件为另外的芯片102的情况下，设计有在上层的芯片101的TSV的配置。同样地，也可以根据第二芯片102和中介层103之间的间隔，设计在第二芯片102的TSV的配置。即，也可以在第二芯片102和中介层103之间的间隔比较大的区域，将第一TSV相对TSV的全体的比例设计较高。由此，即使在芯片的下面配置的再布线部件为中介层的情况下，也可将三维集成电路的成品率维持较高那样，对在芯片和中介层的各自的冗余救济电路的面积进行限制。
（D）在图1中，以第一芯片101的各边位于第二芯片102的各边的正上方的方式，重叠两枚芯片101、102。另外，也可以以一方的芯片中心从另一方的芯片的中心的正上方离开的方式，重叠两枚芯片。图12是在该情况下的三维集成电路1200的截面图。参照图12第一芯片1201和第二芯片1202与图1所示的芯片101、102相同，且形状和大小相等。可是，在图12中与图1不同，第一芯片1201的中心从第二芯片1202的中心的正上方离开。这种情况下，即使假设第一芯片1201和第二芯片1202以完全相同形状地翘曲，芯片间隔也根据场所变化。因此，在芯片间隔比较大的区域，将第一TSV相对TSV的全体的比例设计较高。由此，可将三维集成电路的成品率维持较高那样，限制冗余救济电路的面积。
（E）在图1中，第一芯片101和第二芯片102的形状和大小相等。另外，两枚芯片的形状或大小也可以不同。图13是上层的芯片比下层的芯片小的三维集成电路的一个例子1300的截面图。参照图13，以上层的芯片1301的中心位于下层的芯片1302的中心的正上方的方式，重叠两枚芯片1301、1302。在那种情况下，如果上层的芯片1301和下层的芯片1302的翘曲的曲率不同，则在上层的芯片1301的中央部和周边部，上层的芯片1301和下层的芯片1302之间的间隔不同。因此，在上层的芯片1301的中央部和周边部的一方与另一方相比，将第一TSV相对TSV的全体的比例设计较高。由此，可将三维集成电路的成品率维持较高那样，限制冗余救济电路的面积。
图14是上层的芯片比下层的芯片小的三维集成电路的其他例子1400的截面图。参照图14，以上层的芯片1401的一边位于下层的芯片1402的一边正上方的方式重叠两枚芯片1401、1402。在那种情况下，因为上层的芯片1401的中心从下层的芯片1402中心的正上方离开，所以即使两枚芯片1401、1402的翘曲的曲率即使相等，两枚芯片1301、1302的间隔也因场所而不同。因此，根据芯片间隔，将第一TSV相对TSV的全体的比例设计较高。由此，可将三维集成电路的成品率维持较高那样，限制冗余救济电路的面积。
图15是上层的芯片比下层的芯片大的三维集成电路1500的截面图。参照图15，以由上层的芯片1501覆盖下层的芯片1502的全体的方式，覆盖两枚芯片1501、1502。即使在这种情况下，两枚芯片1501、1502的间隔一般来说也因场所而不同。因此，根据芯片间隔，将第一TSV相对TSV的全体的比例设计较高。由此，可将三维集成电路的成品率维持较高那样，限制冗余救济电路的面积。
（F）在图1中，在中介层103上的相同位置，上下重叠有两枚芯片101、102。另外，也可以将多个芯片分散在中介层上来进行配置。图16是那样的集成电路1600的截面图。四个芯片1601‑1604形状和大小都相等。在各芯片1601‑1604和中介层1605中，一般来说，翘曲的方向或大小不同。由此，各芯片1601‑1604和中介层1605的间隔因场所而变化。因此，根据各芯片1601‑1604和中介层1605的间隔，较高地设计第一TSV相对TSV的全体的比例。由此，可将集成电路的成品率维持较高那样，限制冗余救济电路的面积。
与图16不同，芯片的形或大小也可以按照每个芯片不同。图17是那样的集成电路1700的截面图。第二芯片1702比第一芯片1701和第三芯片1703的任一个尺寸都大，且配置于中介层1704的中央部。因各芯片1701‑1703和中介层1704的翘曲所致，各芯片1701‑1703和中介层1704之间的间隔根据场所而变化。该变化一般来说尺寸大的第二芯片1702最大。因此，也可以仅在第二芯片1702中，根据芯片和中介层1704之间的间隔，较高地设计第一TSV相对TSV的全体的比例。由此，可将集成电路的成品率维持较高那样，更有效地限制冗余救济电路的面积。
（G）在本发明的实施方式1、2的三维集成电路中，接合构件是TSV。另外，接合构件也可以是微凸块。在那种情况下，在第一芯片101微凸块设置在位于与布线层101A反对侧的基板201的表面。通过微凸块的直径比基板201的厚度较大地设计，从而微凸块通过基板201的孔直接与布线层101A连接。另外，在微凸块与布线层101A之间，也可以通过沿着基板201的表面而形成的布线而连接。如图3的（a）所示，芯片间隔在芯片的中央部比周边部大的情况下，可将能够以冗余微凸块代替的微凸块配置在芯片的中央部。相反，如图9的（a）所示，芯片间隔在芯片的周边部比中央部大的情况下，可将能够以冗余微凸块代替的微凸块配置在芯片的周边部。
产业上利用可能性
本发明涉及集成电路的三维层积技术，按照如上所述，根据芯片间隔，对能够以冗余接合构件代替的接合构件的配置进行变更。这样，本发明显然可在产业上利用。
符号的说明
101  第一芯片
400  芯片的中央部
401  第一TSV
402  第二TSV
403  冗余TSV