深亚微米半导体器件的工艺集成方法.pdf

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1、(10)申请公布号 CN 103021948 A (43)申请公布日 2013.04.03 CN 103021948 A *CN103021948A* (21)申请号 201110283488.X (22)申请日 2011.09.22 H01L 21/8238(2006.01) (71)申请人 上海华虹 NEC 电子有限公司 地址 201206 上海市浦东新区川桥路 1188 号 (72)发明人 钱文生 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 丁纪铁 (54) 发明名称 深亚微米半导体器件的工艺集成方法 (57) 摘要 本发明公开了一种深亚微米半导体器件的工 。

2、艺集成方法， 核心器件和输入输出器件形成于同 一半导体衬底上 ； 核心器件和输入输出器件的多 晶硅栅由采用单一多晶硅栅工艺形成。在输入输 出器件的轻掺杂源漏注入前在输入输出器件的多 晶硅栅上形成绝缘覆盖层， 能消除较大能量的输 入输出器件的轻掺杂源漏注入穿透输入输出器件 的多晶硅栅而使器件失效。输入输出器件的轻掺 杂源漏注入后又将绝缘覆盖层去除， 能使源漏注 入时能对器件的多晶硅栅进行良好的掺杂， 避免 过多的多晶硅栅耗尽。由于半导体器件的多晶硅 栅是采用单一的多晶硅栅工艺形成， 从而能简化 工艺流程并降低成本。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 4 页 (19。

3、)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 4 页 1/1 页 2 1. 一种深亚微米半导体器件的工艺集成方法， 其特征在于 ： 核心器件和输入输出器件 形成于同一半导体衬底上 ； 所述核心器件的第一多晶硅栅和所述输入输出器件的第二多晶 硅栅由采用相同工艺形成的多晶硅层刻蚀后形成 ； 所述多晶硅层形成后， 还包括如下工艺 步骤 ： 步骤一、 在所述多晶硅层上形成绝缘覆盖层， 采用光刻刻蚀工艺将位于输入输出器件 区域外的所述绝缘覆盖层去除 ； 步骤二、 采用光刻刻蚀工艺形成所述第一多晶硅栅和所述第二多晶硅栅， 所述第二多 晶硅栅顶部覆盖有所述绝。

4、缘覆盖层 ； 步骤三、 采用第一轻掺杂源漏注入工艺形成所述核心器件的轻掺杂源漏区 ； 采用第二 轻掺杂源漏注入工艺形成所述输入输出器件的轻掺杂源漏区 ； 所述绝缘覆盖层用以阻挡所 述第二轻掺杂源漏注入对所述第二多晶硅栅的穿透 ； 步骤四、 在所述第一多晶硅栅和所述第二多晶硅栅的侧壁上形成侧墙 ； 步骤五、 去除所述第二多晶栅上的所述绝缘覆盖层 ； 步骤六、 进行源漏离子注入形成所述核心器件的源漏区、 以及形成所述输入输出器件 的源漏区 ； 所述源漏离子注入也同时对所述第一多晶硅栅和所述第二多晶硅栅进行掺杂 中。 2. 如权利要求 1 所述的方法， 其特征在于 ： 所述绝缘覆盖层的材料要满足在刻。

5、蚀所述 绝缘覆盖层时能自动停止在所述多晶硅层上， 所述绝缘覆盖层的材料还要满足和所述侧墙 的材料不同。 3. 如权利要求 2 所述的方法， 其特征在于 ： 所述绝缘覆盖层的材料为氧化硅、 氮化硅或 氮氧化硅。 4. 如权利要求 2 所述的方法， 其特征在于 ： 所述绝缘覆盖层为单层膜结构或多层膜结 构。 5. 如权利要求 1 所述的方法， 其特征在于 ： 所述绝缘覆盖层的厚度根据所述第二轻掺 杂源漏注入的能量进行确定， 以保证所述第二轻掺杂源漏注入的离子不会穿透所述绝缘覆 盖层和所述第二多晶硅栅进入到所述输入输出器件的沟道区。 6. 如权利要求 1 所述的方法， 其特征在于 ： 步骤五中采用湿。

6、法刻蚀工艺去除所述第二 多晶栅上的所述绝缘覆盖层。 权 利 要 求 书 CN 103021948 A 2 1/4 页 3 深亚微米半导体器件的工艺集成方法 技术领域 0001 本发明涉及一种半导体集成电路制造工艺方法， 特别是涉及一种深亚微米半导体 器件的工艺集成方法。 背景技术 0002 随着场效应晶体管 (MOSFET) 尺寸的缩小， 无论是轻掺杂源漏 (LDD) 还是源漏 (SD)， 都需要实现超浅结， 以减小由于沟道长度的减小而带来的短沟道效应， 因此 LDD 和 SD 都需要采用小能量的离子注入方法进行掺杂。 此时如果维持场效应晶体管的多晶硅栅的厚 度不变， 则可能造成多晶硅栅中杂质。

7、分布不均匀， 特别是与栅氧交界处的多晶硅栅掺杂浓 度太低， 造成场效应晶体管导通时出现严重的多晶硅耗尽， 使得场效应晶体管阈值电压升 高， 并加剧短沟道效应。因此对于深亚微米器件， 随着愈来愈小的器件沟道长度， 多晶硅栅 的厚度也要随之减薄， 如 0.18 微米器件的多晶硅栅厚为0.13 微米器件的多晶硅栅 厚为而到 55 纳米时多晶硅栅厚则减到但任何 CMOS 工艺中， 深亚微米的核心 器件都会有较高电压的输入输出 (I/O) 器件与之搭配， 即深亚微米的核心器件和输入输出 器件要集成在同一半导体衬底上， 通常的 I/O 器件的工作电压可从 1.8V 到 5V。如果 I/O 器 件的工作电压。

8、在 2.5V 以上， I/O 器件中的 NMOS 器件就会有较严重的热载流子效应， 为提高 I/O 器件的可靠性， 需对 I/O 器件的轻掺杂源漏 (LDD) 离子注入条件进行优化， 其中 I/O 器 件中的 NMOS 器件尽可能采用较高能量的 N 型杂质的轻掺杂源漏 (LDD) 离子注入， 提高器件 的可靠性。但减薄的多晶硅栅无法承受 I/O 器件中的 NMOS 器件的较高能量的 LDD 离子注 入而发生杂质穿透多晶硅栅， 从而掺杂沟道， 造成I/O器件中的NMOS器件失效， 因此核心器 件与 I/O 器件不能采用同一多晶硅栅。但双栅工艺非常复杂， 工艺难度大， 成本也高。 发明内容 000。

9、3 本发明所要解决的技术问题是提供一种深亚微米半导体器件的工艺集成方法， 能 够消除输入输出器件的轻掺杂源漏注入穿透多晶硅栅的问题 ； 还能保证半导体器件的多晶 硅栅能得到均匀掺杂、 避免过多的多晶硅栅耗尽 ； 同时能避免采用双多晶硅栅的复杂工艺， 从而能简化工艺流程并降低成本。 0004 为解决上述技术问题， 本发明提供一种深亚微米半导体器件的工艺集成方法， 核 心器件和输入输出器件形成于同一半导体衬底上 ； 所述核心器件的第一多晶硅栅和所述输 入输出器件的第二多晶硅栅由采用相同工艺形成的多晶硅层刻蚀后形成 ； 所述多晶硅层形 成后， 还包括如下工艺步骤 ： 0005 步骤一、 在所述多晶硅。

10、层上形成绝缘覆盖层， 采用光刻刻蚀工艺将位于输入输出 器件区域外的所述绝缘覆盖层去除。 0006 步骤二、 采用光刻刻蚀工艺形成所述第一多晶硅栅和所述第二多晶硅栅， 所述第 二多晶硅栅顶部覆盖有所述绝缘覆盖层。 0007 步骤三、 采用第一轻掺杂源漏注入工艺形成所述核心器件的轻掺杂源漏区 ； 采用 说 明 书 CN 103021948 A 3 2/4 页 4 第二轻掺杂源漏注入工艺形成所述输入输出器件的轻掺杂源漏区 ； 所述绝缘覆盖层用以阻 挡所述第二轻掺杂源漏注入对所述第二多晶硅栅的穿透。 0008 步骤四、 在所述第一多晶硅栅和所述第二多晶硅栅的侧壁上形成侧墙。 0009 步骤五、 去除所。

11、述第二多晶栅上的所述绝缘覆盖层。 0010 步骤六、 进行源漏离子注入形成所述核心器件的源漏区、 以及形成所述输入输出 器件的源漏区 ； 所述源漏离子注入也同时对所述第一多晶硅栅和所述第二多晶硅栅进行掺 杂中。 0011 进一步的改进是， 所述绝缘覆盖层的材料要满足在刻蚀所述绝缘覆盖层时能自动 停止在所述多晶硅层上， 所述绝缘覆盖层的材料还要满足和所述侧墙的材料不同。 0012 进一步的改进是， 所述绝缘覆盖层的材料为氧化硅、 氮化硅或氮氧化硅。 0013 进一步的改进是， 所述绝缘覆盖层为单层膜结构或多层膜结构。 0014 进一步的改进是， 所述绝缘覆盖层的厚度根据所述第二轻掺杂源漏注入的能。

12、量进 行确定， 以保证所述第二轻掺杂源漏注入的离子不会穿透所述绝缘覆盖层和所述第二多晶 硅栅进入到所述输入输出器件的沟道区。 0015 进一步的改进是， 步骤五中采用湿法刻蚀工艺去除所述第二多晶栅上的所述绝缘 覆盖层。 0016 本发明方法通过在输入输出器件的多晶硅栅即所述第二多晶硅栅上形成绝缘覆 盖层， 能够防止输入输出器件的较高能量的轻掺杂源漏注入即第二轻掺杂源漏注入的离子 穿透绝缘覆盖层和第二多晶硅栅进入到输入输出器件的沟道区， 从而能够防止输入输出器 件失效。 0017 本发明方法在输入输出器件的轻掺杂源漏注入后又将绝缘覆盖层去除， 能使源漏 注入时能对器件的多晶硅栅进行良好的掺杂， 。

13、避免过多的多晶硅栅耗尽。 0018 本发明方法采用绝缘覆盖层后， 能够使核心器件和输入输出器件的多晶硅栅采用 单一的多晶硅栅工艺形成， 从而能避免采用双多晶硅栅的复杂工艺， 简化了工艺流程。 附图说明 0019 下面结合附图和具体实施方式对本发明作进一步详细的说明 ： 0020 图 1 是本发明实施例方法的流程图 ； 0021 图 2- 图 10 是本发明实施例方法各步骤中器件的剖面示意图。 具体实施方式 0022 如图 1 所示是本发明实施例方法的流程图， 如图 2 至图 10 所示本发明实施例方法 各步骤中器件的剖面示意图。 本发明实施例深亚微米半导体器件的工艺集成方法包括如下 步骤 ： 。

14、0023 如图 2 所示， 首先是提供一 P 型衬底 100， 所述 P 型衬底 100 包括核心器件区域和 输入输出器件区域 ； 所述核心器件区域用于形成核心器件， 所述输入输出器件区域用于形 成输入输出器件。 0024 在所述 P 型衬底 100 上制作浅沟槽隔离。 0025 在所述 P 型衬底 100 选择性形成 N 阱 101 和 P 阱 102， 所述 N 阱 101 用于形成 PMOS 说 明 书 CN 103021948 A 4 3/4 页 5 器件， 所述 P 阱 102 用于形成 NMOS 器件。 0026 如图 3 所示， 在所述核心器件区域形成所述核心器件的第一栅氧 10。

15、3、 在所述输入 输出器件区域形成所述输入输出器件的第二栅氧 104， 所述第二栅氧 104 大于所述第一栅 氧 103。 0027 如图4所示， 采用淀积工艺在所述P型衬底100上形成多晶硅层105， 之后， 还包括 如下工艺步骤 ： 0028 步骤一、 如图 5 所示， 在所述多晶硅层 105 上形成绝缘覆盖层 106。 0029 所述绝缘覆盖层106的材料要满足在后续刻蚀所述绝缘覆盖层106时能自动停止 在所述多晶硅层 105 上， 也即要保证所述绝缘覆盖层 106 与所述多晶硅层 105 要有较大的 刻蚀速率比例。所述绝缘覆盖层 106 的材料还要满足和后续形成的侧墙的材料不同。 00。

16、30 更优选择是， 本发明实施例方法中所述绝缘覆盖层 106 的材料能从氧化硅、 氮化 硅和氮氧化硅中选择。 0031 所述绝缘覆盖层 106 为单层膜结构或多层膜结构。所述绝缘覆盖层 106 的厚度根 据后续要进行的第二轻掺杂源漏注入的能量进行确定， 以保证所述第二轻掺杂源漏注入的 离子不会穿透所述绝缘覆盖层 106 和第二多晶硅栅 105b 进入到所述输入输出器件的沟道 区。 0032 如图 6 所示， 采用光刻刻蚀工艺将位于输入输出器件区域外的所述绝缘覆盖层 106 去除。 0033 步骤二、 如图 7 所示， 采用光刻刻蚀工艺形成所述第一多晶硅栅 105a 和所述第二 多晶硅栅 105。

17、b。其中在所述输入输出器件区域， 要现刻蚀掉所述绝缘覆盖层 106， 在刻蚀所 述多晶硅层105形成顶部覆盖有所述绝缘覆盖层106的所述第二多晶硅栅105b。 由于所述 核心器件区域的所述绝缘覆盖层 106 在步骤一中已经去除， 所以本步骤中直接刻蚀所述多 晶硅层 105 就能形成所述第一多晶硅栅 105a。 0034 步骤三、 如图 8 所示， 采用第一轻掺杂源漏注入工艺形成所述核心器件的轻掺杂 源漏区 107 和 108。所述轻掺杂源漏区 107 形成于所述核心器件区域的所述 N 阱 101 中， 为 所述核心器件中的 PMOS 器件的 P 型轻掺杂源漏区。所述轻掺杂源漏区 108 形成于。

18、所述核 心器件区域的所述 P 阱 102 中， 为所述核心器件中的 NMOS 器件的 N 型轻掺杂源漏区。 0035 采用第二轻掺杂源漏注入工艺形成所述输入输出器件的轻掺杂源漏区 109 和 110。所述轻掺杂源漏区 110 形成于所述输入输出器件区域的所述 N 阱 101 中， 为所述输入 输出器件中的 PMOS 器件的 P 型轻掺杂源漏区。所述轻掺杂源漏区 109 形成于所述输入输 出器件区域的所述 P 阱 102 中， 为所述输入输出器件的 NMOS 器件的 N 型轻掺杂源漏区。 0036 在所述第二轻掺杂源漏注入过程中， 所述绝缘覆盖层 106 用以阻挡所述第二轻掺 杂源漏注入的离子穿。

19、透所述绝缘覆盖层 106 和所述第二多晶硅栅 105b 以及所述第二栅氧 104 进入到所述第二多晶硅栅 105b 下的沟道区。 0037 步骤四、 如图 9 所示， 在所述第一多晶硅栅 105a 和所述第二多晶硅栅 105b 的侧壁 上形成侧墙 111。 0038 步骤五、 如图10所示， 采用湿法刻蚀工艺去除所述第二多晶栅105b上的所述绝缘 覆盖层 106。 0039 步骤六、 如图 10 所示， 进行源漏离子注入形成所述核心器件的源漏区、 以及形成 说 明 书 CN 103021948 A 5 4/4 页 6 所述输入输出器件的源漏区 ； 所述源漏离子注入也同时对所述第一多晶硅栅和所述。

20、第二多 晶硅栅进行掺杂中。 0040 以上通过具体实施例对本发明进行了详细的说明， 但这些并非构成对本发明的限 制。 在不脱离本发明原理的情况下， 本领域的技术人员还可做出许多变形和改进， 这些也应 视为本发明的保护范围。 说 明 书 CN 103021948 A 6 1/4 页 7 图 1 图 2 说 明 书 附 图 CN 103021948 A 7 2/4 页 8 图 3 图 4 图 5 说 明 书 附 图 CN 103021948 A 8 3/4 页 9 图 6 图 7 图 8 说 明 书 附 图 CN 103021948 A 9 4/4 页 10 图 9 图 10 说 明 书 附 图 CN 103021948 A 10 。