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1、10申请公布号CN104052257A43申请公布日20140917CN104052257A21申请号201410094168322申请日2014031461/799,83320130315US13/907,77020130531USH02M1/44200701H03K3/0220060171申请人英特尔公司地址美国加利福尼亚72发明人G施罗姆A利亚霍夫MW罗杰斯DW凯斯林JP道格拉斯JK霍奇森74专利代理机构永新专利商标代理有限公司72002代理人韩宏陈松涛54发明名称用于电压调节器的扩频设备57摘要描述了一种用于提供对时钟信号扩频的设备。所述设备包括生成输出时钟信号的振荡器，所述振荡器接收。
2、可调整参考信号，以调整所述输出时钟信号的频率；提供指示所述输出时钟信号的中心频率的第一信号的第一电路；第二电路，用于生成开关波形，从而为所述输出时钟信号提供扩频；以及耦合至所述第一和第二电路的第三电路，其用于根据所述第一信号和所述开关波形提供可调整参考信号。30优先权数据51INTCL权利要求书3页说明书13页附图9页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书13页附图9页10申请公布号CN104052257ACN104052257A1/3页21一种设备，包括振荡器，用于生成输出时钟信号，所述振荡器用于接收可调整参考信号，以调整所述输出时钟信号的频率；第一电路，用于提。
3、供指示所述输出时钟信号的中心频率的第一信号；第二电路，用于生成开关波形，从而为所述输出时钟信号提供扩频；以及第三电路，耦合至所述第一电路和所述第二电路，所述第三电路用于根据所述第一信号和所述开关波形提供所述可调整参考信号。2根据权利要求1所述的设备，其中，所述振荡器是电压控制振荡器（VCO）或者数字控制振荡器（DCO）之一。3根据权利要求1所述的设备，其中，所述第一电路包括第一数模转换器（DAC），所述第一数模转换器（DAC）用于将所述中心频率的数字表示转换为作为所述第一信号的模拟表示。4根据权利要求1所述的设备，其中，所述第二电路包括以参考时钟频率操作的升降计数器；以及耦合至所述升降计数器的。
4、第二数模转换器（DAC），所述第二DAC用于生成所述开关波形。5根据权利要求4所述的设备，还包括耦合至所述升降计数器的伪随机产生器，所述伪随机产生器向所述升降计数器提供上升或下降信号。6根据权利要求4所述的设备，其中，所述升降计数器用于为所述第二DAC生成三角波形。7根据权利要求4所述的设备，其中，所述升降计数器用于为所述第二DAC生成随机游走信号。8根据权利要求1所述的设备，其中所述第三电路包括电阻分压器；以及多路复用器，用于选择性地耦合所述电阻分压器的输出以提供所述可调整参考信号。9根据权利要求1所述的设备，还包括耦合至所述第二电路和所述第三电路的第四电路，所述第四电路包括电阻分压器；以及。
5、多路复用器，用于选择性地耦合所述电阻分压器的输出以提供所述开关波形。10根据权利要求1所述的设备，还包括用于接收所述输出时钟信号的脉宽调制器（PWM）。11根据权利要求1所述的设备，其中所述振荡器是脉宽调制器（PWM）振荡器的复制振荡器。12一种设备，包括振荡器，用于生成输出时钟信号，所述振荡器用于接收可调整参考信号，以调整所述输出时钟信号的频率；第一电路，用于提供指示所述输出时钟信号的中心频率的第一信号；第二电路，用于生成开关波形，所述第二电路可用于在所述输出时钟信号的频谱中造成陷波；以及权利要求书CN104052257A2/3页3第三电路，耦合至所述第一电路和所述第二电路，所述第三电路用于。
6、根据所述输出时钟信号的中心频率和所述开关波形来提供所述可调整参考信号。13根据权利要求12所述的设备，其中，所述第一电路包括频率计数器，用于相对于参考时钟信号对输出时钟信号的频率进行计数，所述频率的计数值被存储为频率代码；以及逻辑单元，用于将参考频率代码减去所述频率代码，以生成频率误差代码。14根据权利要求13所述的设备，其中，所述第一电路还包括时钟倍增器，所述时钟倍增器可用于使所述输出时钟信号的频率倍增，所述时钟倍增器耦合至所述频率计数器。15根据权利要求14所述的设备，其中，所述时钟倍增器可用于在所述第一电路可用于在快跟踪模式下操作时使所述输出时钟信号的频率以大于一的因数倍增，并在所述第一。
7、电路可用于在不同于所述快跟踪模式的慢跟踪模式下操作时使所述输出时钟信号频率保持不变。16根据权利要求13所述的设备，其中，所述第一电路还包括频率换算器，所述频率换算器用于在所述第一电路可用于在快跟踪模式下操作时以大于一的因数对所述频率计数值进行换算。17根据权利要求16所述的设备，其中，所述换算器用于在所述第一电路可用于在不同于所述快跟踪模式的慢跟踪模式下操作时，以等于一的因数对所述频率计数值进行换算。18根据权利要求12所述的设备，还包括第一数模转换器（DAC），用于将所述中心频率的数字表示转换为作为所述第一信号的模拟表示；比例积分（PI）控制器，耦合至所述逻辑单元和所述第一DAC，所述PI。
8、控制器用于根据所述频率误差代码调整所述中心频率的数字表示。19根据权利要求12所述的设备，其中，所述第二电路包括以参考时钟频率操作的升降计数器；用于在所述升降计数器的输出中造成陷波的陷波逻辑；耦合至所述升降计数器的第二数模转换器（DAC），所述第二DAC用于根据所述升降计数器的输出生成所述开关波形。20根据权利要求19所述的设备，还包括耦合至所述升降计数器的伪随机产生器，所述伪随机产生器向所述升降计数器提供上升或下降信号。21根据权利要求12所述的设备，其中，所述第三电路包括电阻分压器；以及多路复用器，用于选择性地耦合所述电阻分压器的输出以提供所述可调整参考信号。22根据权利要求12所述的设备。
9、，还包括耦合至所述第二电路和所述第三电路的第四电路，所述第四电路包括电阻分压器；以及多路复用器，用于选择性地耦合所述电阻分压器的输出以提供所述开关波形。23一种系统，包括存储单元；以及权利要求书CN104052257A3/3页4耦合至所述存储单元的处理器，其具有多个集成电压调节器（IVR）以及扩频控制器，所述扩频控制器包括振荡器，用于生成输出时钟信号，所述振荡器用于接收可调整参考信号，以调整所述输出时钟信号的频率；第一电路，用于提供指示所述输出时钟信号的中心频率的第一信号；第二电路，用于生成开关波形，从而为所述输出时钟信号提供扩频；以及第三电路，耦合至所述第一电路和所述第二电路，所述第三电路用。
10、于根据所述第一信号和所述开关波形提供可调整参考信号。24根据权利要求23所述的系统，还包括用于允许所述处理器与另一装置通信的无线接口；以及显示单元。25根据权利要求23所述的系统，其中所述第二电路可用于在所述输出时钟信号的频谱中造成陷波。权利要求书CN104052257A1/13页5用于电压调节器的扩频设备0001优先权要求0002本申请要求2013年3月15日提交的、名称为“INTEGRATEDVOLTAGEREGULATORS”的美国临时申请61,799,833的优先权，在此通过引用将该文献全文并入本文。背景技术0003来自开关调节器的噪声可能使部件（例如，处理器）或平台超出EMI（电磁干。
11、扰）规范，这可能会妨碍该部件或平台被运送或出售。如果开关噪声谐波存在于无线电频带中，来自开关调节器的噪声也可造成与平台无线电的干涉，从而造成性能损失。对于上述问题的典型解决方案是对开关电压调节器采用法拉第笼屏蔽。但是，在将开关电压调节器与其它干扰电路一起集成在管芯上时，法拉第笼可能不再是一种可行的解决方案。0004降压DCDC转换器（例如，电压调节器）中的有限电感和限定输出解耦电容使转换器的输出电压在输出电流突然增大时下降。在最高DI/DT的情况下，这可能成为一个问题，尤其是就（通过电压调节器生成的）芯片电源而言。电压调节器（VR）可以为CPU（中央处理单元）上的大部分电压域（DOMAIN）提。
12、供电源。DCDC转换器中的大电流在高DI/DT时的切换可能会导致切换频率的基频和谐波上的电磁发射，其将导致电磁干扰（EMI）和射频干扰（RFI平台中的接收无线电所遭遇的）。来自CPU的未加以缓解的EMI和RFI可能会导致提高的平台成本和/或降低的电池寿命，并甚至可能导致CPU无法通过EMI测试。附图说明0005通过下文给出的具体实施方式以及本公开的各种实施例的附图，本公开的实施例将得到更加充分的理解，但是不应将该具体实施方式和附图看作使本公开局限于具体的实施例，它们只是用于说明和理解。0006图1是根据本公开的一个实施例的对一个或多个开关电压调节器采用扩频的高级架构。0007图2是根据本公开的。
13、一个实施例的开环扩频设备。0008图3是根据本公开的一个实施例的具有输出时钟的变化跟踪和陷波（NOTCH）能力的闭环扩频设备。0009图4A是示出根据本公开的一个实施例的开环扩频设备的操作的频率图。0010图4B是示出根据本公开的一个实施例的采用慢锁定的闭环扩频设备的操作的频率图。0011图4C是示出根据本公开的一个实施例的闭环扩频设备的操作的频率图。0012图5AD是示出根据本公开的一个实施例的开环扩频设备以及采用陷波的闭环扩频设备的操作的曲线图。0013图6A示出根据本公开的一个实施例的在闭环扩频设备中使用的倍增器。0014图6B是示出根据本公开的一个实施例的倍增器的操作的波形。0015图。
14、7是根据本公开的一个实施例的在开环及闭环扩频设备中使用的可调电阻器。说明书CN104052257A2/13页60016图8是根据本公开的一个实施例的具有针对开关电压调节器的扩频设备的智能装置或计算机系统或SOC（芯片上系统）。具体实施方式0017本公开实施例提供了扩频调制，其降低了峰值功率谱密度，以减少EMI。在一个实施例中，对平均切换频率加以调整，从而为实现RFI控制而使扩展谐波保持远离无线电接收频带。在一个实施例中，采用自激宽频带振荡器（例如，电压控制振荡器（VCO）为VR提供主切换时钟。在一个实施例中，所述VCO具有频率调谐电压，可以对该频率调谐电压进行调制以改变频率。0018在一个实施。
15、例中，采用低速数字跟踪环，其采用系统参考时钟并对VCO电压进行调制，从而使切换频率在诸如022的阈值内保持稳定。在一个实施例中，采用软件界面来允许将目标切换频率设定为具体值，所述具体值被用作跟踪环的目标频率。在一个实施例中，在与跟踪环相结合的情况下，软件界面允许将切换频率置于与平台无线电之间具有最低的谐波干扰的频率点上。0019在一个实施例中，采用数字扩频以及陷波滤波器块来调制VCO的调谐电压。在一个实施例中，该数字逻辑与跟踪环结合在一起工作。在一个实施例中，该数字块能够提供传统的用于实现EMI缓解的扩频调制，但是除此之外该数字块还含有可以在以目标切换频率为中心的频谱中建立陷波的算法。在一个实。
16、施例中，该陷波在宽度上是可编程的，并用于使特定频率上的噪声减小至可能发生无线电干扰的阈值以下。在一个实施例中，上文提到的功能也是可通过软件编程的。0020实施例的一个技术效果在于，其结合了多种数字算法和技术，从而允许平台对VR噪声谱整形，以降低无线电干扰并通过EMI验证。这允许采用较高频率的切换拓扑结构，并且能够减少平台屏蔽的使用。此外，可以考虑由于开关噪声而可能已经被禁止使用的新VR电路和拓扑结构。0021在一个实施例中，用于扩频和频率陷波的数字算法产生模拟电压，将该模拟电压与来自频率跟踪环的模拟电压混合。在一个实施例中，这些模拟电压的混合将产生平均频率等于参考目标频率的VCO频率。在一个实。
17、施例中，瞬时频率取决于所组合的扩频及频率陷波算法，该频率陷波算法确定使VCO频率移动到何处以提供期望的发射轮廓（PROFILE）。0022在以下描述中，将讨论各种细节，以提供对本公开的实施例的更为透彻的说明。但是，显然，对于本领域技术人员而言，能够在不需要这些具体细节的情况下实践本公开的实施例。在其它情况下，以方框图的形式示出了已知的结构和装置，而没有对其进行详尽图示，以便避免对本公开的实施例造成模糊。0023注意，在这些实施例的对应附图中，采用线表示信号。某些线较粗，其表示更多的构成信号通路，和/或在一个或多个末端具有箭头，其指示原始信息流向。这样的指示并非旨在限制。相反，结合一个或多个示例。
18、性实施例使用这些线能够有助于对电路或逻辑单元更容易地理解。任何所代表的根据设计需要或偏好规定的信号都可以实际包括一个或多个信号，其可以沿任一方向传播并且可以采用任何类型的信号方案实施。0024在说明书中通篇采用的以及在权利要求中采用的术语“连接”是指被连接的东西之间的直接电连接，而没有任何中间装置。术语“耦合”要么是指所连接的东西之间的直接说明书CN104052257A3/13页7电连接，要么是指通过一个或多个无源或有源中间装置的间接连接。术语“电路”是指一个或多个被布置为相互协作以提供预期功能的无源和/或有源部件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。“一（A）”、“一。
19、个（AN）”以及“该（THE）”的含义包括多个的引用。“在中”的含义包括“在中”和“在上”。0025术语“换算（SCALING）”一般是指将设计（图解和布局）从一种处理技术变换至另一处理技术。术语“换算”一般还指在相同的技术节点内缩小布局和装置尺寸。术语“换算”还可以指相对于另一参数（例如，电源电平）调整信号频率（例如，放慢）。术语“基本上”、“接近”、“近似”、“近于”以及“大约”一般是指处于目标值的/20内。0026除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词描述共同对象只是表明正在引述类似对象的不同实例，而不是暗指所描述的对象必须按照排列的方式或者任何其它方式处于给定的。
20、时间或者空间顺序内。0027出于这些实施例的目的，晶体管是金属氧化物半导体（MOS）晶体管，其包括漏极、源极、栅极和体块（BULK）端子。晶体管还包括TRIGATE和FINFET晶体管、栅极居于周围的圆柱形晶体管、或者其它实现晶体管功能的器件（例如碳纳米管或自旋电子器件）。源极和漏极端子可以是等同的端子，并在文中可互换使用。本领域技术人员将认识到，在不背离本公开的范围的情况下可以采用其它晶体管，例如，双极结型晶体管BJTPNP/NPN、BICMOS、CMOS、EFET等。术语“MN”是指N型晶体管（例如，NMOS、NPN、BJT等），且术语“MP”是指P型晶体管（例如，PMOS、PNP、BJT。
21、等）。0028图1是根据本公开的一个实施例的对一个或多个开关电压调节器采用扩频的高级架构100。在一个实施例中，架构100包括扩频参考时钟产生器101、一个或多个锁相环（PLL），即PLL1、PLL2和PLLN、电压调节器（VR），即VR1、VR2和VRN，其中，“N”是大于2的整数。在一个实施例中，每一VR具有其对应的开关矩阵，即，开关矩阵1、开关矩阵2和开关矩阵N，其中，“N”是大于2的整数。0029在一个实施例中，扩频参考时钟产生器101为与其它电压调节器相关的其它时钟单元生成VRCLK_REF。通过扩展参考时钟（VRCLK_REF）的频谱，接收参考时钟的其它PLL以及其它电压调节器的相。
22、应振荡器（例如，脉宽调制器的振荡器）将有效地扩展其时钟信号的频谱，以降低EMI。在一个实施例中，使VRCLK_REF的频率扩展/1（例如，1MHZ到100MHZ），从而将峰值功率密度（PPD）降低例如20倍。在其它实施例中，可以采用其它扩展百分比，例如，在3KHZ处为/3。在一个实施例中，扩频参考时钟产生器101可用于将VRCLK_REF的频谱扩展任何百分比，只要采用VRCLK_REF的VR能够继续正常工作即可。例如，可以将VRCLK_REF的频谱扩展为不会使PLL1N由于变化的参考时钟（VRCLK_REF）而失锁。0030在一个实施例中，几个VR的PWM是锁定至扩频VRCLK_REF的相。在。
23、一个实施例中，PWM以作为2参考时钟频率（即VRCLK_REF）的频率来操作。在一个实施例中，VR的客户或用户能够改变扩展量和中心频率。0031在一个实施例中，扩频参考时钟产生器101能够在扩展谐波中引入陷波，以降低射频干扰（RFI）。为了获得更好的无线电通信，无线电的接收频带不应具有噪声。在一个实施例中，在通过扩频参考时钟产生器101扩展的频谱中引入间隙，从而使用于无线电的频谱能够以无噪声（或基本无噪声）的方式使用。在一个实施例中，扩频参考时钟产生器101说明书CN104052257A4/13页8使VRCLK_REF的平均切换频率（出于频谱扩展目的）保持恒定。在一个实施例中，扩频参考时钟产生。
24、器101可用于生成三角波，其用于引入频谱的上扩展和下扩展。在一个实施例中，扩频参考时钟产生器101可用于向VRCLK_REF引入随机频谱扩展。例如，引入具有长的可控时段的随机游走，从而使频谱扩展随机化。0032图2是根据本公开的一个实施例的开环扩频设备200（例如，101）。需要指出的是，图2中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。0033在一个实施例中，设备200包括振荡器201、第一电路202、第二电路203和第三电路204。在一个实施例中，振荡器201根据可调整的参考信号（VREF）生成输出时钟信号（V。
25、RCLK，其与图1的VRCLK_REF相同），以调整输出时钟信号的频率。在一个实施例中，振荡器201是数字控制振荡器（DCO），其中，可调整参考信号是数字控制字。在一个实施例中，振荡器201是电压控制振荡器（VCO），其中，可调整参考信号是电压控制信号。0034在一个实施例中，第一电路202可用于提供指示输出时钟信号的中心频率的第一信号（例如，VR中心频率）。在一个实施例中，第一电路202包括第一数模转换器（DAC）206，其用于将中心频率的数字表示（例如，参考频率代码）转换为作为所述第一信号（即，VR中心频率）的模拟表示。在一个实施例中，第一电路202包括耦合至DAC206的寄存器207，其。
26、中，寄存器207存储控制信号提供的参考频率代码。在一个实施例中，DAC206是采用参考时钟信号操作的时钟控制DAC。在一个实施例中，DAC208也是采用参考时钟信号操作的时钟控制DAC。在其它实施例中，DAC206和DAC208可以是异步的。0035在一个实施例中，第二电路203可用于生成开关波形216（例如，SS调制），从而为输出时钟信号提供频谱扩展。在一个实施例中，第二电路203包括以参考时钟频率操作的第二DAC208和升降计数器209。在一个实施例中，第二DAC208耦合至升降计数器209，其中，第二DAC208可用于根据升降计数器209的输出215生成开关波形216。在一个实施例中，第。
27、二DAC208是12位DAC。在其它实施例中，对于第二DAC208而言可以采用其它规模。在一个实施例中，采用较大位规模的DAC生成更加平滑的输出216，从而对VREF平滑调制。在这样的实施例中，VRCLK表现出平滑的频谱扩展，从而使接下去的PLL保持稳定。在一个实施例中，提高DAC分辨率（即，位数）有助于降低扩展模式中的谱线的可观察性。0036在一个实施例中，升降计数器209包括耦合至加法器212的寄存器211，从而将升降计数器209的输出213加到来自加法器212的当前值。在一个实施例中，寄存器211是12位寄存器。在一个实施例中，升降计数器209采用参考时钟信号操作。在一个实施例中，参考时。
28、钟信号具有100MHZ的频率。在其它实施例中，可以采用参考时钟信号的其它频率。在一个实施例中，升降计数器209是在其溢值时切换计数方向的自运行计数器。在这样的实施例中，升降计数器209的输出215是周期性三角波形。参考时钟信号的频率影响三角波的周期。在一个实施例中，通过提高计数器规模以及DAC208的分辨率而在谱线出现之前获得更大的最大扩展。0037在一个实施例中，第二电路203还包括耦合至升降计数器209的伪随机产生器210。在一个实施例中，伪随机产生器210可用于向升降计数器209提供随机升高或降低信号（又称为随机游走信号）。在一个实施例中，伪随机产生器210是采用参考时钟信号操作的线性反。
29、馈移位寄存器（LFSR）。在一个实施例中，在启用伪随机产生器210时，215的输出说明书CN104052257A5/13页9是随机游走数字代码。在一个实施例中，来自伪随机产生器210的升高/降低（UP/DN）信号214是一阶随机的。在其它实施例中，可以通过伪随机产生器210向升高/降低（UP/DN）信号214引入较高阶随机性。0038在一个实施例中，耦合至第一和第二电路（202和203）的第三电路根据第一信号（即，VR中心频率）和开关波形（216或者SS调制）提供可调整参考信号（VREF）。为了不对这些实施例造成模糊，VREF为模拟电压。在其它实施例中，可以生成供DCO使用的数字控制代码。在一。
30、个实施例中，第三电路204是管芯上电位器（POT）。在一个实施例中，VR中心频率是固定的，且SS调制信号使得VREF发生调制。在图7中示出了一个这样的第三电路204。0039图7是根据本公开的一个实施例的在开环和闭环扩频设备中采用的可调电阻器700（例如，第三电路204）。需要指出的是，图7中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。0040在一个实施例中，可调电阻器700包括多个电阻器R1RN，其中，“N”是大于2的整数。在一个实施例中，电阻器R1RN是多晶硅电阻器。在其它实施例中，R1RN是按照线性模型操作的。
31、晶体管。在一个实施例中，R1RN形成了具有第一端子“A”（例如，提供SS调制信号）和第二端子“B”（例如，提供VR中心频率）的梯形电阻器。在一个实施例中，可调电阻器700采用第一和第二端子的电压或信号进行插值。0041在一个实施例中，将这些电阻器的每一端子耦合至可控开关。例如，将开关S1SN耦合至电阻器R1RN的端子，如图所示。在一个实施例中，开关S1SN是由P型器件、N型器件或其组合形成的传送门（PASSGATE）。在一个实施例中，开关S1SN形成了选择性地耦合电阻分压器（即，电阻器R1RN）的输出以提供可调整参考信号VREF的多路复用器。0042在一个实施例中，开关S1SN可受到解码器70。
32、1生成的数字信号的控制。在一个实施例中，解码器701接收扩展控制信号，以确定希望什么水平的扩展。例如，扩展控制信号可以指示是否希望1、2等的扩展。在一个实施例中，扩展控制信号是基于熔断器（FUSE）的信号。在另一实施例中,扩展控制信号是可通过软件编程的。在一个实施例中，解码器701生成用于确定接通哪一开关、关闭哪些开关以生成VREF的信号。0043重新参考图2，在一个实施例中，设备200还包括耦合至第二和第三电路（203和204）的第四电路205。在一个实施例中，第四电路205是通过在计数器209和DAC208之间插入数字换算器（SCALAR）电路而通过数字方式实现的。在一个实施例中，可以将所。
33、述数字换算器电路实现为左移/右移运算。在一个实施例中，第四电路205对节点216上的信号进行换算，以生成之后提供给第三电路204的SS调制信号。在一个实施例中，第四电路205是管芯上POT（电位器）。在一个实施例中，将第四电路205实现为图7的可调电阻器700。在一个实施例中，第四电路205提供额外的旋钮，以控制对VRCLK的频谱的扩展量。0044图4A是说明根据本公开的一个实施例的图2的在慢锁定模式下的开环扩频设备的操作的曲线图400。需要指出的是，图4A中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。0045X轴。
34、是时间，而Y轴是频率。水平虚线指示目标扩展频率，即F_SETPT。垂直虚线说明书CN104052257A6/13页10指示启用VR（例如，VR1N）的时间。在开环模式下，能够如三角波401所示立即启动扩展，但是在频率设定点（即，F_SETPT）和实际工作频率之间可能存在误差。0046图3是根据本公开的一个实施例的具有变化跟踪和陷波能力的闭环扩频设备300。需要指出的是，图3中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。为了避免对所述实施例造成模糊，将不再讨论先前讨论过的具有相同标识符的部件和/或特征。0047在一个。
35、实施例中，设备300包括振荡器201、第一电路302、第二电路303和第三电路204。在一个实施例中，振荡器201是为集成电压调节器提供主切换时钟的自激宽频带振荡器。在一个实施例中，振荡器201具有频率调谐电压（在振荡器201为VCO时）或数字代码（在振荡器201为DCO时），其能够进行调制以改变VRCLK的频率。为了不对这些实施例造成模糊，振荡器201是VCO。DCO（未示出）适用同样的原理。在一个实施例中，设备300在低速数字跟踪环下操作，该低速数字跟踪环采用系统参考时钟并调制VCO201的电压，从而使切换频率保持稳定在严格的百分比，例如，02内。0048在一个实施例中，第一电路302提供。
36、跟踪环和指示输出时钟信号（即VRCLK）的中心频率的第一信号（即，VR中心频率）。在一个实施例中，第一电路302提供快速跟踪模式，从而在启用VR（例如，VR1N）之前很好地实现扩展目标频率。在一个实施例中，第一电路302包括倍增器304，从而使VRCLK的频率倍增整数倍“N”。0049使VRCLK的频率倍增的一个技术效果是获得对VRCLK频率的快速跟踪，即对VRCLK中心频率的快速调整以达到期望的目标频率。在常规模式期间，即，非快速跟踪模式（例如，慢跟踪模式）期间，倍增因数为一。在这样的实施例中，在第一电路302可用于在不同于快跟踪模式的慢跟踪模式下操作时，倍增器304可用于使输出时钟信号频率。
37、保持不变以供第一电路302使用。0050图6A示出了根据本公开的一个实施例的在闭环扩频设备300中使用的倍增器600（例如，304）。需要指出的是，图6A中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。0051在一个实施例中，倍增器600包括环形振荡器601、以及异或逻辑（XOR）门602、603和604。在一个实施例中，环形振荡器601包括耦合到一起以形成环的一串延迟级。在一个实施例中，环形振荡器601是VCO（与VCO201类似）。在一个实施例中，环形振荡器是可受到数字控制字控制的DCO。在一个实施例中，每一延迟。
38、级是反相级。在一个实施例中，环形振荡器601的每一延迟级的输出参照彼此异相45度。在一个实施例中，XOR逻辑门602的输入A和C分别异相0度和90度。在一个实施例中，XOR逻辑603的输入B和D分别异相45度和135度。在一个实施例中，输入A、B、C、D上的信号的频率为F0。0052在一个实施例中，XOR602和603的输出形成了XOR604的输入E和F。在该实施例中，输入E和F上的信号的频率是频率F0的两倍，即2F0。在一个实施例中，XOR604的输出G是输入E和F上的信号的频率的两倍，即，4F0。0053图6B是示出根据本公开的一个实施例的倍增器600的操作的波形620。需要指出的是，图6。
39、A中的与任何其它附图中的元件具有相同附图标记（或名称）的那些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。曲线图620示出了将参考图6A讨论的波形A、B、C、D、E、F和G。信号G的频率是信号A的频率的四倍。说明书CN104052257A107/13页110054重新参考图3，在一个实施例中，第一电路302包括频率计数器305，其用于相对于参考时钟信号对输出时钟信号VRCLK的频率进行计数。在一个实施例中，频率计数器305对倍增的时钟，即，VRCLKN进行计数，其中，“N”是大于或等于一的整数。在一个实施例中，将频率计数值312存储为频率计数代码。在一个实施例中，频率计数。
40、器305是16位计数器。在其它实施例中，频率计数器305可以采取其它规模。0055在一个实施例中，第一电路302包括逻辑单元306（又称为换算器），其用于以换算量对频率计数值312进行换算。例如，在快跟踪模式期间，在倍增器304使VRCLK倍增整数倍“N”时，以与倍数“N”相同的量对频率计数值312进行换算。在一个实施例中，在正常模式（例如，慢跟踪模式）期间，换算器306的换算因数为“1”。在一个实施例中，在正常模式中旁路换算器306。在一个实施例中，换算器306的输出是频率计数代码。在一个实施例中，换算器306是10位换算器。在其它实施例中，换算器306可以采取其它规模。在一个实施例中，第一。
41、电路302还包括逻辑308（即，加法器），其用于将参考频率代码（与目标频率代码相同）减去频率计数代码，以生成频率误差代码。在一个实施例中，频率误差代码指示当前扩展频率与目标扩展频率相距多远。0056在一个实施例中，第一电路302还包括比例积分器（PI）控制器307，其生成中心频率的数字版本作为信号313。在一个实施例中，第一DAC206接收中心频率313的数字版本，并生成模拟版本的VR中心频率。在一个实施例中，提供软件界面，以允许将目标切换频率（即，参考频率代码）设定为用作跟踪环的目标频率的具体值。在一个实施例中，跟踪环由倍增器304、频率计数器305、换算器306、加法器308、PI控制器3。
42、07、DAC206、第三电路204、以及VCO201形成。跟踪环的一个技术效果是其允许将切换频率置于与平台无线电之间具有最低的谐波干扰的频率点上。0057在一个实施例中，PI控制器307包括积分器（又称为累加器）309。在一个实施例中，积分器309包括具有耦合至加法器311的寄存器310的计数器，如图所示。积分器309的一个技术效果在于随着时间的推移对误差进行累积，从而即使在考虑诸如VCO中的温度漂移或者由系统中的另一部件导致的偏移的因素之后也能够将平均频率误差降为零。0058在一个实施例中，PI控制器307包括具有增益KP的增益单元312，所述增益KP是比例反馈增益。在一个实施例中，PI控制。
43、器307包括加法器313，其用于使积分器309（又称为累加器）的输出与增益单元312的输出相加，以生成平均中心频率。在一个实施例中，比例分量指示控制器307应当对当前误差做出多强的反应。这有助于指示某一速度，控制器307在该速度上能够稳定于零误差（这一情况下为平均频率误差），并还将在系统稳定性方面发挥作用，即，将KP增益设定过高可能会导致系统不稳定，而将KP设定过低将导致系统稳定过慢。0059在一个实施例中，第二电路303可用于生成开关波形（216或SS调制信号）。第二电路303与图2的第二电路203的区别在于，第二电路303可用于在输出时钟信号VRCLK的频谱中造成陷波。在一个实施例中，第二。
44、电路303包括以参考时钟频率操作的升降计数器314。在一个实施例中，升降计数器314采用升降计数器209生成三角波。在一个实施例中，三角波的升高部分产生上升频谱扩展，而三角波的下降部分将产生下降频谱扩展。0060在一个实施例中，升降计数器314包括耦合至加法器316的寄存器315，从而通过加法器316加上寄存器的输出319。在一个实施例中，第二电路303包括陷波逻辑317，从说明书CN104052257A118/13页12而在升降计数器314的输出320中造成陷波。在一个实施例中，通过加法器316将陷波逻辑317的输出318加到寄存器315的输出319。在一个实施例中，有限状态机（FSM）（也。
45、被示作317的部分）控制陷波逻辑。0061在一个实施例中，FSM采用升高/降低（UP/DN）计数器输出319的当前值，来确定下一计数的步长和方向（上升或下降）。在一个实施例中，步长由可配置的陷波宽度设定项确定，从而使输出根据波形的当前位置步进正确的量。在一个实施例中，可以通过改变步长来调整三角波的频率。在一个实施例中，FSM检测当前或者下一状态的高/低溢出，以确定何时反转方向。0062在一个实施例中，第二电路303包括伪随机产生器210，其使上升/下降（U/D）信号随机化。在一个实施例中，第二电路303包括耦合至升降计数器314的第二DAC208。在一个实施例中，通过DAC208将要么是周期性。
46、三角波，要么是随机游走信号的输出320转换为模拟信号216。0063在一个实施例中，耦合至第一和第二电路302和303的第三电路204（例如，图7的可调电阻器700）根据输出时钟信号VRCLK的中心频率和开关波形（216或SS调制信号）提供可调整参考信号VREF。0064在一个实施例中，数字扩频及陷波滤波器对振荡器201的调谐信号VREF进行调制。在一个实施例中，数字逻辑与跟踪环结合在一起工作。在一个实施例中，第二电路303的输出（与图2的第二电路203的输出类似）提供用于EMI缓解的扩频调制，但是此外还在以目标切换频率为中心的频谱内生成陷波。在一个实施例中，陷波逻辑317是在陷波宽度上可编程。
47、的，并用于使特定频率处的噪声降至可能发生无线电干扰的阈值以下。在一个实施例中，陷波逻辑单元317可通过软件编程。0065设备300的一个技术效果在于，其结合了多种数字算法和技术，从而允许平台对集成电压调节器的噪声谱整形，以降低无线电干扰并通过EMI验证。这些实施例允许使用较高频率的开关电路拓扑结构，并还允许减少平台屏蔽的使用。0066在一个实施例中，用于扩频和频率陷波的数字算法生成与来自频率跟踪环的输出（例如，VR中心频率）相混合的控制信号（例如，216）。在一个实施例中，信号（例如，VR中心频率信号和SS调制信号）的混合产生（振荡器201的）具有基本上等于参考目标频率的平均频率的振荡器频率。。
48、在一个实施例中，瞬时频率取决于结合的扩频及频率陷波算法，该频率陷波算法确定使振荡器201的频率移动到何处，以提供期望的发射轮廓。0067图4B是示出根据本公开的一个实施例的图3的在慢锁定模式下的闭环扩频设备300的操作的曲线图420。需要指出的是，图4B中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。0068X轴是时间，而Y轴是频率。水平虚线指示目标扩展频率，即F_TARGET。阶梯波形421开始于起始频率，即F_START，而结束于获得F_TARGET的时候。这时，三角波422对频谱进行扩展。垂直虚线指示启用VR（。
49、例如，VR1N）的时间。0069图4C是示出根据本公开的一个实施例的图3的在快锁定模式下的闭环扩频设备300的操作的曲线图430。需要指出的是，图4C中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并说明书CN104052257A129/13页13不限于此。0070X轴是时间，而Y轴是频率。水平虚线指示目标扩展频率，即F_TARGET。阶梯波形431开始于起始频率，即F_START，而结束于实现F_TARGET的时候。与图4B的波形421相比，波形431由于快跟踪模式的原因而更快地达到目标频率，在该快跟踪模式中，倍增器304使VRCLK倍增，而换算器306对频率计数器305的输出312进行换算。垂直虚线指示启用VR（例如，VR1N）的时间。借助设备300，在启用VR之前已经对VRCLK的频谱进行了扩展。0071图5AD是示出根据本公开的一个实施例的图2的开环扩频设备200以及图3的采用陷波的闭环扩频设备300的操作的曲线图。需要指出的是，图5AD中的与任何其它附图中的元件具有相同附图标记（或名称）的这些元件可以按照任何与所描述的方式类似的方式操作或起作用，但并不限于此。0072图5A是以X轴为时间而以Y轴为频率的曲线图500。曲线图500示出了图2的节点216上的三角波。这里，F0指示中心频率（即，由第一电路202。