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1、10申请公布号CN104204999A43申请公布日20141210CN104204999A21申请号201280071304622申请日20120313G06F1/26200601G06F1/32200601G06F15/80200601G06F9/4620060171申请人英特尔公司地址美国加利福尼亚州72发明人M布汉达鲁EJ德哈默SW何SP波布霍尔兹CA老普艾里耶74专利代理机构上海专利商标事务所有限公司31100代理人张东梅54发明名称用于按照核心的性能状态的方法和装置57摘要本发明公开了用于处理器中的按照核心的性能状态的方法和装置。按照核心的性能状态PCPS是指各个核心在不同的电压和。
2、/频率点下的并行工作。在本发明的一种实施例中，处理器具有多个处理核心和功率控制模块，该功率控制模块与所述多个处理核心中的每一个相耦合。功率控制模块促进每一处理核心在与其他处理核心不同的性能状态下工作。通过允许其核心具有按照核心的性能状态配置，处理器可以减少其功耗并提高其性能。85PCT国际申请进入国家阶段日2014091086PCT国际申请的申请数据PCT/US2012/0289232012031387PCT国际申请的公布数据WO2013/137865EN2013091951INTCL权利要求书4页说明书7页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书4页说明书7页附图5。
3、页10申请公布号CN104204999ACN104204999A1/4页21一种处理器，包括多个核心；以及功率控制模块，其与所述多个核心中的每一个耦合，其中，所述功率控制模块促进每一核心在与其他核心不同的性能状态下工作。2如权利要求1所述的处理器，其特征在于，每一核心包括用于以下的逻辑从一个或多个线程中的每一个接收性能状态请求；从所述一个或多个线程中的每一个解析所述性能状态请求，以便确定经解析的性能状态请求；以及向所述功率控制模块指出经解析的性能状态请求。3如权利要求1所述的处理器，其特征在于，促进每一核心在与其他核心不同的性能状态下工作的所述功率控制模块促进每一核心在与其他核心不同的电压等级。
4、和频率设置下工作。4如权利要求2所述的处理器，其特征在于，所述功率控制模块还确定来自每一核心的经解析的性能状态请求；把多播消息发送给具有共同的经解析的性能状态的所有核心，以便切换到所述共同的经解析的性能状态；以及把单播消息发送给具有不同于所述共同的经解析的性能状态的经解析的性能状态每一核心，以便切换到不同的经解析的性能状态。5如权利要求2所述的处理器，其特征在于，每一核心包括寄存器，且其中，向所述功率控制模块指出经解析的性能状态请求的每一核心中的所述逻辑把所述寄存器的一个或多个比特设置为向所述功率控制模块指出经解析的性能状态请求。6如权利要求1所述的处理器，其特征在于，从所述一个或多个线程中的。
5、每一个解析所述性能状态请求以确定经解析的性能状态请求的、每一核心中的所述逻辑确定所述一个或多个线程的第一最大性能状态；从来自所述一个或多个线程中的每一个的所述性能状态请求确定第二最大性能状态；确定所述第二最大性能状态是否高于所述第一最大性能状态；以及响应于确定所述第二最大性能状态不同于所述第一最大性能状态，基于所述第二最大性能状态确定经解析的性能状态请求。7如权利要求1所述的处理器，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括睡眠状态请求，且其中，从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的、每一核心中的所述逻辑在所述睡眠状态请求的持续时间少。
6、于把所述核心切换到所述睡眠状态的持续时间时，抑制来自所述一个或多个线程中的每一个的所述睡眠状态请求。8如权利要求1所述的处理器，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括短暂睡眠状态请求，且其中从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的、每一核心中的所述逻辑为具有所述短暂睡眠状态请求的每一线程保留表决权。9如权利要求1所述的处理器，其特征在于，来自一个或多个线程中的每一个的所述权利要求书CN104204999A2/4页3性能状态请求包括唤醒请求，且其中，从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的、每一核。
7、心中的所述逻辑确定具有所述唤醒请求的每一线程的先前性能状态，其中，所述先前性能状态是每一线程在进入睡眠状态之前的性能状态；以及基于所述具有所述唤醒请求的每一线程的先前性能状态，确定经解析的性能状态请求。10如权利要求4所述的所述处理器，其特征在于，所述功率控制模块还确定来自每一核心的所有经解析的性能状态请求都是睡眠状态请求；以及指出所述处理器处于睡眠状态。11一种系统，包括存储器；处理器，其与所述存储器耦合，所述处理器包括多个核心；以及功率控制模块，其与所述多个核心中的每一个耦合，其中，所述功率控制模块促进每一核心在独立的性能状态下工作。12如权利要求11所述的系统，其特征在于，每一核心包括进。
8、行以下的逻辑从一个或多个线程中的每一个接收性能状态请求；从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求；以及向所述功率控制模块指出经解析的性能状态请求。13如权利要求11所述的系统，其特征在于，促进每一核心在所述独立的性能状态下工作的所述功率控制模块促进每一核心在独立的电压等级和独立的频率设置下工作，以使得不违反所述系统的热约束和电约束。14如权利要求12所述的系统，其特征在于，所述功率控制模块还确定来自每一核心的经解析的性能状态请求；把多播消息发送给具有共同的经解析的性能状态的所有核心，以便切换到所述共同的经解析的性能状态；以及把单播消息发送给具有不同于所述共同。
9、的经解析的性能状态的经解析的性能状态的每一核心，以便切换到不同的经解析的性能状态。15如权利要求12所述的系统，其特征在于，每一核心包括寄存器，且其中，向所述功率控制模块指出经解析的性能状态请求的、每一核心中的所述逻辑把所述寄存器的一个或多个比特设置为向所述功率控制模块指出经解析的性能状态请求。16如权利要求11所述的系统，其特征在于，从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的每一核心中的所述逻辑确定所述一个或多个线程的第一最大性能状态；从来自所述一个或多个线程中的每一个的所述性能状态请求确定第二最大性能状态；确定所述第二最大性能状态是否不同于所述第一最大性。
10、能状态；以及权利要求书CN104204999A3/4页4响应于确定所述第二最大性能状态不同于所述第一最大性能状态，基于所述第二最大性能状态确定经解析的性能状态请求。17如权利要求11所述的系统，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括睡眠状态请求，且其中，从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的每一核心中的所述逻辑在所述睡眠状态请求的持续时间少于把所述核心切换到所述睡眠状态的持续时间时，抑制来自所述一个或多个线程中的每一个的所述睡眠状态请求。18如权利要求11所述的系统，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括短。
11、暂睡眠状态请求，且其中，从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的、每一核心中的所述逻辑为具有所述短暂睡眠状态请求的每一线程保留表决权。19如权利要求11所述的系统，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括唤醒请求，且其中，从所述一个或多个线程中的每一个解析所述性能状态请求以确定经解析的性能状态请求的每一核心中的所述逻辑确定具有所述唤醒请求的每一线程的先前性能状态，其中，所述先前性能状态是每一线程在进入睡眠状态之前的性能状态；以及基于所述具有所述唤醒请求的每一线程的先前性能状态，确定经解析的性能状态请求。20如权利要求14所述的系统，其。
12、特征在于，所述功率控制模块还确定来自每一核心的所有经解析的性能状态请求都是睡眠状态请求；以及指出所述处理器处于睡眠状态。21一种方法，包括接收一个或多个线程中的每一个的性能状态请求；解析来自所述一个或多个线程中的每一个的所述性能状态请求，以确定经解析的性能状态请求；以及向性能控制模块指出经解析的性能状态请求。22如权利要求21所述的方法，其特征在于，向所述性能控制模块指出经解析的性能状态请求包括把寄存器的一个或多个比特设置为向所述性能控制模块指出经解析的性能状态请求。23如权利要求21所述的方法，其特征在于，解析来自所述一个或多个线程中的每一个的所述性能状态请求以确定经解析的性能状态请求包括确。
13、定所述一个或多个线程的第一最大性能状态；从来自所述一个或多个线程中的每一个的所述性能状态请求确定第二最大性能状态；确定所述第二最大性能状态是否高于所述第一最大性能状态；以及响应于确定所述第二最大性能状态不同于所述第一最大性能状态，基于所述第二最大性能状态，确定经解析的性能状态请求。24如权利要求21所述的方法，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括睡眠状态请求，且其中，解析来自所述一个或多个线程中的每一个的所权利要求书CN104204999A4/4页5述性能状态请求以确定经解析的性能状态请求包括在所述睡眠状态请求的持续时间少于把所述核心切换到所述睡眠状态的持续时间时，抑。
14、制来自所述一个或多个线程中的每一个的所述睡眠状态请求。25如权利要求21所述的方法，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括短暂睡眠状态请求，且其中，解析来自所述一个或多个线程中的每一个的所述性能状态请求以确定经解析的性能状态请求包括为具有所述短暂睡眠状态请求的每一线程保留表决权。26如权利要求21所述的方法，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括唤醒请求，且其中，解析来自所述一个或多个线程中的每一个的所述性能状态请求以确定经解析的性能状态请求包括确定具有所述唤醒请求的每一线程的先前性能状态，其中，所述先前性能状态是每一线程在进入睡眠性能状态之前的。
15、性能状态；以及基于所述具有所述唤醒请求的每一线程的先前性能状态，确定经解析的性能状态请求。权利要求书CN104204999A1/7页6用于按照核心的性能状态的方法和装置发明领域0001本公开内容涉及集成电路以及在其上执行的代码中的能效和节能，且尤其但不排他地涉及用于处理器中的按照核心的性能状态的方法和装置。0002背景描述0003半导体处理和逻辑设计方面的进步已经允许集成电路器件上可存在的逻辑量的增加。结果，计算机系统配置已经从系统中的单个或多个集成电路发展成各集成电路上的多硬件线程、多核、多设备和/或完整的系统。此外，由于集成电路的密度增长了，从嵌入式系统到服务器的计算系统的功率需求也逐步上。
16、升了。0004例如，在多核心套件中，所有核心可以在共同的电压和频率点下工作，该频率点是由它的活动线程所请求的最大频率。在各核心都不同等地负载或使用时，多核心套件中的所有核心的公共性能状态引起耗费比必要更多的功率，这进而增加了冷却成本并降低了电池寿命。0005此外，软件低效及其对硬件的要求也已经引起计算设备能量消耗的增加。事实上，一些研究表明，计算设备消耗了国家例如美国的整个电力供应中的显著百分比。结果，存在对与集成电路相关联的能量效率和节能相关联的至关重要的需要。当服务器、台式计算机、笔记本、上网本、超极本、平板电脑、移动电话、处理器、嵌入式系统等变得甚至更为盛行从包括在典型计算机、汽车和电视。
17、机中到包括在生物技术中，这些需要将增加。0006附图简述0007从本主题的以下详细描述明显看出本发明的特征和优点，其中0008图1阐释根据本发明的一种实施例的处理器中每一核心的性能状态；0009图2阐释根据本发明的一种实施例的中央功率控制单元；0010图3阐释根据本发明的一种实施例的处理器的状态转变；0011图4阐释根据本发明的一种实施例的寄存器的字段；以及0012图5阐释根据本发明的一种实施例实现在此公开的方法的系统。0013详细描述0014作为示例而非限制在附图中示出在此描述的本发明的各实施例。为说明的简单和清楚起见，在附图中示出的元素不一定按比例绘制。例如，为清楚起见，某些元素的尺寸可能。
18、相对于其它元素而放大。进一步，在认为适当时，在附图中重复附图标记以指出相应或相似要素。在本说明书中对本发明的“一个实施例”或“一种实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因而，在本说明书各处出现的短语“在一个实施例中”并不一定均指代同一实施例。0015出于阐释的清晰起见，本说明书中对线程的引用意味着硬件线程或逻辑处理器或逻辑核心。出于阐释的清晰起见，与具体的性能状态P状态相关联的数字的递减顺序表示性能状态的递增顺序。在本说明书中，出于阐释的清晰起见，较高的性能状态暗示在较高的电压/频率下工作的核心，且因而可以提供较高的性能。在ACPI文献中，。
19、这将转换到具有较低数字的P状态。传统上，最高的性能状态被指出为P0，且P1是较低的性能状态。历说明书CN104204999A2/7页7史上，P1对应于低于P0的1个频率点，P2是低于P0的两个频率点，等等。仅在我们提及ACPIP状态记号法时，我们才具有这些与直观不一致的表示。0016本发明的各实施例提供用于处理器中的按照核心的性能状态的方法和装置。出于阐释的清晰起见，按照核心的性能状态PCPS是指个体核心在不同的电压和频率点下的并行工作，即，每一核心的工作点可以独立于其他核心而配置在总体系统功率约束和热约束内。在本发明的一种实施例中，由于启用被集成在处理器中的全集成电压调节器FIVR的技术，P。
20、CPS是可行的。FIVR允许独立配置每一核心，且配置包括但不限于电压设置、频率设置、时钟设置和影响每一核心的功耗的其他参数。0017在本发明的一种实施例中，处理器具有多个处理核心以及与所述多个处理核心中的每一个耦合的功率控制模块。功率控制模块促进每一处理核心在独立于其他处理核心的性能状态的性能状态下工作，其中不违反封装或系统的总体热约束和电约束。0018图1100阐释根据本发明的一种实施例的处理器105中的每一核心的性能状态。图1100阐释核心的四种状态1150、2152、3154和4156。该性能状态阐释每一核心的配置，该配置包括但不限于电压、频率和影响核心的性能或功耗的其他参数。在本发明的。
21、一种实施例中，核心的性能状态1150、2152、3154和4156阐释核心的四种不同的配置。0019在本发明的一种实施例中，处理器105可以在不同的性能状态下操作其核心，例如，如图1中所阐释的十八个核心。例如，处理器105被阐释为在性能状态1150下执行核心1110、5118、11130、13134和18144，在性能状态2152下执行核心2112、7122、14136、15138和16140，在性能状态3154下执行核心3114、4116、9126、10128和17142，以及执行核心6120、8124和12132。0020在本发明的一种实施例中，通过允许其各核心具有按照核心的性能状态配置，。
22、处理器105可以减少其功耗。例如，性能状态4156被假设为具有比性能状态1150、性能状态2152和性能状态3154更高的功耗。通过使得5个核心分别在性能状态1150、性能状态2152和性能状态3154中的每一种下执行，且使得3个核心在性能状态4156下执行，相比于在性能状态4156下执行其所有核心，处理器105节省了功耗。0021图1100不意味着是限制性的，且在本发明的另一实施例中处理器105可以具有任何数量的核心。在本发明的另一实施例中，处理器105可以用多于或少于四种性能状态配置其核心。在本发明的一种实施例中，这样的性能状态的数量取决于核心的数量和最大处理器额定功率两者。0022图22。
23、00阐释根据本发明的一种实施例的中央功率控制单元230。出于本发明的清晰起见，参考图1100讨论图2200。中央功率控制单元230与处理器中的核心I210和核心N220耦合起来。在本发明的一种实施例中，核心N220阐释中央功率控制单元230可以与任何数量的核心耦合起来。0023在本发明的一种实施例中，核心I210正在执行多个线程。每一线程向核心I210发送性能状态请求，且核心I210具有解析来自多个线程的所有性能状态请求的逻辑。在本发明的一种实施例中，每一线程请求被存储在寄存器中。例如，寄存器THREAD_REGI1212存储对线程I1的线程请求。核心I210可以支持任何数量的线程，如存储对线。
24、程IN的线程请求的寄存器THREAD_REGIN214所阐释的。在本发明的一种实施例中，来自所有线程也称为硬件线程或逻辑核心的请求的硬件合并与物理核心相关联。说明书CN104204999A3/7页80024在本发明的一种实施例中，核心I210接收来自所有线程的所有性能状态请求，并确定经解析的性能状态请求。在本发明的一种实施例中，经解析的性能状态请求被存储在寄存器CORE_REGI218中。在本发明的一种实施例中，通过合并每一核心中的线程请求，它有助于可扩展性且减少处理性能状态请求所要求的固件或软件循环。0025在本发明的一种实施例中，核心I210向中央功率控制单元230发送核心请求232，以便。
25、指出它具有新的经解析的性能状态请求。核心I210的工作类似于核心N220的工作，且在此不再描述。在本发明的一种实施例中，核心N220类似地向中央功率控制单元230发送核心请求234，以便指出它具有经解析的性能状态请求。0026中央功率控制单元230分别从核心I210和核心N220接收核心性能状态请求232和234。例如，在本发明的一种实施例中，CORE_REGI218中的一个或多个比特被用来存储经解析的性能状态请求，且中央功率控制单元230读取CORE_REGI218的相关比特，以便确定核心I210的经解析的性能状态请求。0027在确定对核心I210和核心N220的经解析的性能状态请求之后，中。
26、央功率控制单元230分别向核心I210和核心N220发送新的核心性能状态P状态240和242。中央功率控制单元230负责确保核心性能状态请求是合法的，满足最小和最大性能状态限制，且判断是否可以批准请求，即，不违反功率、电、热和其他约束。基于这些考虑，可以调整核心请求，且可以把新的请求传输给各核心。核心I210和核心N220分别接收新的核心性能状态240和242，并基于所指派的新的核心性能状态改变或配置其多个工作参数。多个工作参数包括但不限于频率和电压，且又包括核心的性能状态。0028图2中的阐释不意味着是限制性的。在本发明的另一实施例中，核心可以使用其他装置来向中央功率控制单元230指出它具有。
27、经解析的性能状态请求。例如，在本发明的另一实施例中，每一核心可以使用通信协议来把经解析的性能状态请求发送给中央功率控制单元230在本发明的一种实施例中。相关领域中的普通技术人员将容易地明白如何使用指出经解析的性能状态请求的其他手段，且在此不再描述。0029图3300阐释根据本发明的一种实施例的处理器的状态转变。为了阐释的清晰和方便起见，处理器被假设为具有一个处理核心，且该处理核心正在执行硬件线程或逻辑核心1310和2320。这不意味着是限制性的，且在本发明的另一实施例中处理器可以具有任何数量的核心，且每一核心可以执行任何数量的线程。0030图3阐释在本发明的一种实施例中的三种场景302、304。
28、和306。在场景1302中，线程1310和线程2320被假设为分别处于唤醒状态312和322。在本发明的一种实施例中，唤醒状态或活动状态是指其中线程活动的状态。例如，在本发明的一种实施例中，处理器支持与高级配置和功率接口规范ACPI标准，“ADVANCEDCONGURATIONANDPOWERINTERFACESPECICATION高级的配置和功率接口规范”，修订版50，2011年12月16日公布兼容的性能状态。在本发明的一种实施例中，在处理器与ACPI标准兼容时，唤醒状态包括C0处理器性能状态。0031表360阐释用于解析来自线程1310和线程2320的性能状态请求的示例性算法。在本发明的一。
29、种实施例中，处理器中的逻辑确定核心的当前最大性能状态。例如，在本发明的一种实施例中，处理器中的逻辑通过确定线程1310和线程2320的最大性能状态来确定核心的当前最大性能状态。说明书CN104204999A4/7页90032处理器中的逻辑通过确定线程1310和线程2320的性能状态请求中的最大者来确定核心的新的最大性能状态。在本发明的一种实施例中，如果核心的新的最大性能状态不等于核心的当前性能状态，则逻辑发送新的性能状态请求330以便把核心的性能状态改变成新的最大性能状态。0033在处理器接收到睡眠请求340时，在本发明的一种实施例中，场景2304阐释核心的可能状态改变。表362阐释用于从解析。
30、来自线程1310和线程2320的性能状态请求的示例性算法。出于阐释的清晰起见，在场景2304中，线程2320被假设为向核心发送睡眠请求340。0034在本发明的一种实施例中，处理器中的逻辑检查睡眠请求340并基于睡眠请求的类型解析该请求。为了避免无价值的性能状态转变，在睡眠状态请求的持续时间小于把核心切换到睡眠状态的持续时间时，该逻辑抑制来自一个或多个线程中的每一个的睡眠状态请求。0035例如，在本发明的一种实施例中，在睡眠请求340是改变成C1E处理器非活动状态的短暂睡眠状态请求时，该逻辑不发起核心P状态改变。这是因为把核心改变成C1E对应的最大效率性能状态的时间比C1E处理器非活动状态的持。
31、续时间更长。在本发明的一种实施例中，重新定义请求短暂睡眠状态的线程的线程表决权，以使得它将不失去其表决。在本发明的一种实施例中，这允许请求短暂睡眠状态的线程避免或防止该核心切换到低的性能状态，且不存在退出时延惩罚。0036例如，在睡眠请求340是改变到C3或C6睡眠状态的睡眠状态请求时，处理器中的逻辑把线程2320保持在唤醒状态322。这是因为线程1310仍然处于唤醒状态312。0037在处理器接收睡眠请求344时，在本发明的一种实施例中，场景3306阐释核心的可能的状态改变。表364阐释用于解析来自线程1310和线程2320的性能状态请求的示例性算法。出于阐释的清晰起见，线程1310被假设为。
32、向该核心发送睡眠请求344。0038在场景3306中，在本发明的一种实施例中，由于线程1310和线程2320两者正在请求睡眠状态，处理器中的逻辑把该核心切换到睡眠状态。线程1310和线程2320分别切换到睡眠状态314和324。在每种睡眠状态中，采用了不同的功率减少技术。例如，在本发明的一种实施例中，在线程1310和线程2320处于C1E睡眠状态时，通过时钟门控核心来减少核心的功率。在本发明的另一实施例中，在线程1310和线程2320处于C3状态时，通过把主电压降低到保留电压来减少核心的功率。在本发明的另一实施例中，在线程1310和线程2320处于诸如C6状态等的深度睡眠状态时，核心保存其体系。
33、结构状态且关闭核心的电源。在本发明的另一实施例中，在线程1310和线程2320两者正在请求不同的睡眠状态时，在本发明的一种实施例中，处理器中的逻辑把核心切换到具有较高的性能的较低的睡眠状态。0039在本发明的一种实施例中，在线程1310和线程2320去往睡眠状态314和324之前，处理器的逻辑保持线程1310和线程2320的性能状态。这允许当核心从它们的睡眠状态恢复或唤醒时核心返回到它们的先前的睡眠性能状态。在本发明的一种实施例中，这防止了从睡眠到最小P状态和从最小P状态到操作系统所请求的P状态的背靠背转变。0040在本发明的一种实施例中，在线程1310和线程2320两者处于睡眠状态314和3。
34、24时，该逻辑生成指出核心处于空闲的模式的信号。在本发明的一种实施例中，该信号允说明书CN104204999A5/7页10许处理器中的所有线程处于某种睡眠状态的硬件检测，且可以立即开始激进的封装级功率节省。0041唤醒请求346阐释从场景3306转变回到场景2304，且唤醒请求342阐释从场景2304转变回到场景1302。相关的领域中的普通技术人员将容易地明白如何执行逆向转变，且在此不再讨论。0042图4400阐释根据本发明的一种实施例的寄存器的字段。出于阐释的清晰起见，参考图2和图3讨论图4。寄存器阐释CORE_REGI218的一种实施例。在本发明的一种实施例中，寄存器具有32比特，且具有包。
35、括但不限于以下的字段性能状态请求P_STATE_REQ、最小性能状态MIN_P_STATE、能量效率策略ENERGY_EFCIENCY_POLICY、表决请求VOTE_REQUEST和超频模式禁用比特CORE_TURBO_DISABLE。0043在本发明的一种实施例中，性能状态请求字段比特范围60被用来存储对具体核心的经解析的P状态请求。在本发明的一种实施例中，经解析的P状态请求是跨越与具有表决权的具体核心相关联的线程而请求的P状态最大者。0044在本发明的一种实施例中，最小性能状态字段比特范围148被用来存储对与各线程相关联的核心的操作系统OS最小P状态请求。在本发明的一种实施例中，OS最小。
36、P状态请求是对也具有表决权的、与具体核心相关联的线程请求的最小OSP状态的最大者。0045为了阐释，在带有两个线程1310和线程2320的核心中，假定OS想要最好使得线程1310在P状态P1下执行，但它仅需要即是说，服务质量的最小P状态线程1310在P状态P2下执行，并且假定OS想要线程2320在P状态P0下执行，但它仅需要线程2320在P状态P3下执行，则核心中的逻辑解析两个线程1310和线程2320的P状态要求。在这种阐释中，逻辑比较OS对于线程1310和线程2320所想要的P状态请求，并确定OS所想要的最大P状态是P状态P0使用ACPI术语，P状态P0具有比P状态P1更高的性能状态。类似。
37、地，逻辑比较OS对于线程1310和线程2320所需要的P状态请求，并确定OS所需要的最大P状态是P状态P2P状态P2具有比P状态P3更高的性能状态。在本发明的一种实施例中，该逻辑把P状态P0存储在性能状态请求字段中，并把P状态P2存储在最小性能状态字段。0046在本发明的一种实施例中，能量效率策略字段比特范围1916被用来存储用于具体核心的能量效率策略。能量效率策略是跨越具有表决权的、与具体的核心相关联的线程的最小值最大性能。在本发明的一种实施例中，值0意味着性能偏置，并且它支持跨越具有表决权的、与具体核心相关联的线程所请求的最大性能。0047在本发明的一种实施例中，表决请求字段比特范围30被。
38、用来存储表决请求。表决请求是来自与具体核心相关联的线程的VOTE_REQUEST的逻辑或。在本发明的一种实施例中，对于活动的线程，表决请求被设置为逻辑1。0048在本发明的一种实施例中，超频模式禁用比特字段比特范围31被用来设置超频模式。如果该核心的超频模式被全局禁用，或者被与该核心相关联的任何线程禁用，则核心的超频模式被禁用。例如，在本发明的一种实施例中，如果对于核心存在两个线程，则从THREAD_0_TURBO_DISABLE、THREAD_1_TURBO_DISABLE和GLOBAL_TURBO_DISABLE的逻辑或中获得超频模式禁用。说明书CN104204999A106/7页1100。
39、49图4中的寄存器的描述并不意味着是限制性的。可以以任何合适的尺寸和位置安排寄存器的字段，而不会影响本发明的工作。0050诸如LINUXTM、WINDOWSTM和MACOS等的操作系统具有常常请求下列三种性能状态中的一个的倾向最大保证频率P1、具有最大效率的频率PN和超频模式P0。不经常请求在最大保证频率和最大效率频率之间的中间频率。为了支持这中常见的使用情况，定义了四种掩码TURBO_CORE_MASK、MAX_EFCIENCY_CORE_MASK、MAX_GUARANTEED_CORE_MASK和OTHER_CORE_MASK。0051对于具有所请求的最大保证频率的核心，在本发明的一种实施。
40、例中，使用了简单多播通信。多播通信也被用于请求最大效率频率的核心。0052对于请求诸如超频模式或任何其他P状态等的不同P状态的核心，在本发明的一种实施例中，使用了单播通信。掩码有助于可扩展性，且加速新的核心工作点的通信。0053图5阐释根据本发明的一种实施例实现在此公开的方法的系统或平台500。系统500包括但不限于台式计算机、平板计算机、膝上型计算机、上网本、笔记本计算机、个人数字助理PDA、服务器、工作站、蜂窝式电话、移动计算设备、智能电话、因特网家电或任何其他类型的计算设备。在另一实施例中，被用来实现在此公开的方法的系统500可以是片上系统式SOC系统。0054处理器510具有执行系统5。
41、00的指令的处理核心512。处理核心512包括但不限于取出指令的取指逻辑、解码指令的解码逻辑、执行指令的执行逻辑等等。处理器510具有缓存系统500的指令和/或数据的高速缓存存储器516。在本发明的另一实施例中，高速缓存存储器516包括但不限于1级、2级和3级高速缓存存储器或在处理器510内的高速缓存存储器的任何其他配置。在本发明的一种实施例中，处理器510具有中央功率控制单元PCU513。0055存储器控制中枢MCH514执行允许处理器510访问包括易失性存储器532和/或非易失性存储器534的存储器530并与之通信的功能。易失性存储器532包括但不限于同步动态随机存取存储器SDRAM、动态。
42、随机存取存储器DRAM、RAMBUS动态随机存取存储器RDRAM和/或任何其他类型的随机存取存储器设备。非易失性存储器534包括但不限于NAND闪速存储器、相变存储器PCM、只读存储器ROM、电可擦除可编程只读存储器EEPROM或任何其他类型的非易失性存储器设备。0056存储器530存储由处理器510执行的信息和指令。在处理器510正在执行指令的同时，存储器530也可以存储临时变量或其他中间信息。芯片组520经由点对点PTP接口517和522与处理器510连接。芯片组520允许处理器510连接到系统500中的其他模块。在本发明的另一实施例中，芯片组520是平台控制器中枢PCH。在本发明的一种实。
43、施例中，接口517和522根据诸如快通互连QPI等的PTP通信协议进行工作。芯片组520连接到GPU或显示设备540，包括但不限于液晶显示器LCD、阴极射线管CRT显示器或任何其他形式的可视显示设备。在本发明的另一实施例中，GPU540不连接到芯片组520，且是处理器510的一部分未示出。0057另外，芯片组520连接到一个或多个总线550和560，总线550和560互连各种模块574、580、582、584和586。如果总线速度或通信协议中存在不匹配，则总线550和560可以经由总线桥572相互连接到一起。芯片组520与非易失性存储器580、多个大容量存说明书CN104204999A117/。
44、7页12储设备582、键盘/鼠标584和网络接口586耦合，但不限于此。大容量存储设备582包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器或任何其他形式的计算机数据存储介质。使用任何类型的公知的网络接口标准来实现网络接口586，这些网络接口标准包括但不限于以太网接口、通用串行总线USB接口、外围组件互连PCI快速接口、无线接口和/或任何其他合适类型的接口。无线接口根据IEEE80211标准及其相关系列、家庭插座AVHPAV、超宽带UWB、蓝牙、WIMAX或任何其他形式的无线通信协议来工作，但不限于此。0058虽然图5中所示的模块被描绘为系统500内的不同块，但是这些块中的一些。
45、块所执行的功能可被集成在单个半导体电路内，或者可使用两个或更多个不同的集成电路来实现。在本发明的另一实施例中，系统500可包括一个以上的处理器/处理核心。0059在此公开的方法可用硬件、软件、固件或其任何其他组合来实现。尽管描述了所公开的主题的实施例的示例，但是相关领域的普通技术人员将容易理解，可替代地使用实现所公开的主题的许多其他方法。在之前的描述中，已描述了所公开的主题的各个方面。出于解释的目的，阐述了特定数量、材料和配置，以便提供对本主题的全面理解。然而，受益于本公开的相关领域技术人员可以明显看出，可以在没有特定细节的情况下实现本主题。在其他实例中，忽略、简化、组合或分割公知的特征、组件。
46、或模块，以免模糊所公开的本主题。0060在此所使用的术语“可操作”意味着设备、系统、协议等在设备或系统处于掉电状态下能操作或适于操作其所需功能。所公开的本主题的各种实施例可以以硬件、固件、软件或其组合实现，且可以通过参考程序代码或者与程序代码结合而描述，程序代码例如指令、函数、过程、数据结构、逻辑、应用程序、设计表示或用于设计的仿真、模拟和制造的格式，在由机器访问时，这些代码引起机器执行任务、定义抽象数据类型或低级硬件上下文或产生结果。0061可以使用在诸如通用计算机或计算设备等的一个或多个计算设备上存储和执行的代码和数据来实现附图中所示出的技术。这样的计算设备使用机器可读介质来存储和通信内部。
47、地以及在网络上与其他计算设备通信代码和数据，机器可读介质例如机器可读存储介质例如，磁盘；光盘；随机存取存储器；只读存储器；闪速存储器设备；相变存储器和机器可读通信介质例如，电、光、声或其他形式的传播信号例如载波、红外信号、数字信号等等。0062尽管已经参考所示实施例描述所公开的主题，但不预期以限制的含义解释本说明书。所公开的本主题所涉及到的相领域中的技术人员明显看出的说明性实施例的各种修改以及本主题的其他实施例被认为是是落在所公开的本主题的范围内。说明书CN104204999A121/5页13图1说明书附图CN104204999A132/5页14图2说明书附图CN104204999A143/5页15图3说明书附图CN104204999A154/5页16图4说明书附图CN104204999A165/5页17图5说明书附图CN104204999A17。