确定集成电路的接口时序的方法与其相关的机器可读媒体.pdf

一种确定集成电路的接口时序的方法与其相关的机器可读媒体，该方法包含有：载入该集成电路的一电路设计档案与一时序限制档案，并依据该电路设计档案与该时序限制档案来确定出该电路设计档案的一第一接口端口；确定出该第一接口端口与该电路设计档案内的一特定电路元件之间的一第一传输路径与该第一传输路径上的一负载；依据该第一传输路径与该第一传输路径上的该负载来产生一接口电路档案；以及依据该接口电路档案来计算出该第一传输路径的一第一信号传输时间。

权利要求书
1.  一种确定一集成电路的一接口时序的方法，包含有：
载入所述集成电路的一电路设计档案与一时序限制档案，并依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第一接口端口；
确定出所述第一接口端口与所述电路设计档案内的一特定电路元件之间的一第一传输路径与所述第一传输路径上的一负载；
依据所述第一传输路径与所述第一传输路径上的所述负载来产生一接口电路档案；以及
依据所述接口电路档案来计算出所述第一传输路径的一第一信号传输时间。

2.  根据权利要求1所述的方法，其中，依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：
将所述接口电路档案从一单胞阶层的接口电路档案转换为一逻辑闸阶层的接口电路档案。

3.  根据权利要求1所述的方法，其中，确定出所述第一接口端口与所述电路设计档案内的所述特定电路元件之间的所述第一传输路径与所述第一传输路径上的所述负载的步骤包含有：
从所述第一接口端口往所述电路设计档案的内部搜寻以找出第一个正反器来做为所述特定电路元件，并将耦接在所述第一接口端口与所述第一个正反器之间的路径设定为一第一候选路径；
从所述第一个正反器往所述第一接口端口的方向回溯以找出耦接在所述第一接口端口与所述第一个正反器之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第一传输路径，以及将所述共同的路径上的负载设定为所述第一传输路径上的所述负载。

4.  根据权利要求1所述的方法，另包含有：
从所述第一接口端口往所述电路设计档案的内部搜寻以找出第一个正反器来做为所述特定电路元件。

5.  根据权利要求1所述的方法，其中，所述第一接口端口为一数据信号输入端点、一时钟信号输入端点、一数据信号输出端点及一时钟信号输出端点的其中之一。

6.  根据权利要求1所述的方法，另包含有：
依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第二接口端口；
确定出所述第二接口端口与所述特定电路元件之间的一第二传输路径与所述第二传输路径上的一负载；
其中依据所述第一传输路径与所述第一传输路径上的所述负载来产生所述接口电路档案的步骤包含有：
依据所述第一传输路径与所述第一传输路径上的所述负载以及所述第二传输路径与所述第二传输路径上的所述负载来产生所述接口电路档案；
其中依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：
依据所述接口电路档案来计算出所述第二传输路径的一第二信号传输时间。

7.  根据权利要求6所述的方法，其中，确定出所述第二接口端口与所述特定电路元件之间的所述第二传输路径与所述第二传输路径上的所述负载的步骤包含有：
从所述第二接口端口往所述电路设计档案的内部搜寻所述特定电路元件，并将耦接在所述第二接口端口与所述特定电路元件之间的路径设定为一第一候选路径；
从所述特定电路元件往所述第二接口端口的方向回溯以找出耦接在所述第二接口端口与所述特定电路元件之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第二传输路径，以及将所述共同的路径上的负载设定为所述第二传输路径上的所述负载。

8.  根据权利要求6所述的方法，其中，所述第一接口端口以及所述第二接口端口中的其中一个接口端口为一数据信号输入端点，而所述第一接口端口以及所述第二接口端口中的另一个接口端口为一时钟信号输入端点。

9.  根据权利要求6所述的方法，其中，所述第一接口端口为一时钟信号输入端点，而所述第二接口端口为一数据信号输出端点。

10.  根据权利要求1所述的方法，另包含有：
依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第二接口端口；
确定出所述第二接口端口与所述电路设计档案内的一特定端点之间的一第二传输路径与所述第二传输路径上的一负载；
确定出所述特定端点与所述特定电路元件之间的一第三传输路径与所述第三传输路径上的一负载；
其中依据所述第一传输路径与所述第一传输路径上的所述负载来产生所述接口电路档案的步骤包含有：
依据所述第一传输路径与所述第一传输路径上的所述负载、所述第二传输路径与所述第二传输路径上的所述负载以及所述第三传输路径与所述第三传输路径上的所述负载来产生所述接口电路档案；
其中依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：
依据所述接口电路档案来计算出所述第二传输路径的一第二信号传输时间以及所述第三传输路径的一第三信号传输时间；
其中所述第一接口端口为一数据信号输入端点，而所述第二接口端口为一时钟信号输出端点。

11.  根据权利要求10所述的方法，其中，所述特定端点为所述电路设计档案内的一内部时钟产生端点。

12.  根据权利要求10所述的方法，其中，确定出所述第二接口端口与所述电路设计档案内的所述特定端点之间的所述第二传输路径与所述第二传输路径上的所述负载的步骤包含有：
从所述第二接口端口往所述电路设计档案的内部搜寻所述特定端点，并将耦接在所述第二接口端口与所述特定端点之间的路径设定为一第一候选路径；
从所述特定端点往所述第二接口端口的方向回溯以找出耦接在所述第二接口端口与所述特定端点之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第二传输路径，以及将所述共同的路径上的负载设定为所述第二传输路径上的所述负载。

13.  根据权利要求10所述的方法，其中，确定出所述特定端点与所述特定电路元件之间的所述第三传输路径与所述第三传输路径上的所述负载的步骤包含有：
从所述特定端点往所述电路设计档案的内部搜寻所述特定电路元件，并将耦接在所述特定端点与所述特定电路元件之间的路径设定为一第一候选路径；
从所述特定电路元件往所述特定端点的方向回溯以找出耦接在所述特定电路元件与所述特定端点之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第三传输路径，以及将所述共同的路径上的负载设定为所述第三传输路径上的所述负载。

14.  根据权利要求1所述的方法，另包含有：
依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第二接口端口；
确定出所述第二接口端口与所述电路设计档案内的一特定端点之间的一第二传输路径与所述第二传输路径上的一负载；
确定出所述特定端点与所述特定电路元件之间的一第三传输路径与所述第三传输路径上的一负载；
依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第三接口端口；
确定出所述第三接口端口与所述特定端点之间的一第四传输路径与所述第四传输路径上的一负载；
其中依据所述第一传输路径与所述第一传输路径上的所述负载来产生所述接口电路档案的步骤包含有：
依据所述第一传输路径与所述第一传输路径上的所述负载、所述第二传输路径与所述第二传输路径上的所述负载、所述第三传输路径与所述第三传输路径上的所述负载以及所述第四传输路径与所述第四传输路径上的所述负载来产生所述接口电路档案；
其中依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：
依据所述接口电路档案来计算出所述第二传输路径的一第二信号传输时间、所述第三传输路径的一第三信号传输时间以及所述第四传输路径的一第四信号传输时间；
其中所述第一接口端口为一数据信号输出端点，所述第二接口端口为一时钟信号输出端点，而所述第三接口端口为一数据信号输入端点。

15.  根据权利要求14所述的方法，其中，所述特定端点为所述电路设计档案内的一内部时钟产生端点。

16.  根据权利要求14所述的方法，其中，确定出所述第二接口端口与所述电路设计档案内的所述特定端点之间的所述第二传输路径与所述第二传输路径上的所述负载的步骤包含有：
从所述第二接口端口往所述电路设计档案的内部搜寻所述特定端点，并将耦接在所述第二接口端口与所述特定端点之间的路径设定为一第一候选路径；
从所述特定端点往所述第二接口端口的方向回溯以找出耦接在所述特定端点与所述第二接口端口之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第二传输路径，以及将所述共同的路径上的负载设定为所述第二传输路径上的所述负载。

17.  根据权利要求14所述的方法，其中，确定出所述特定端点与所述特定电路元件之间的所述第三传输路径与所述第三传输路径上的所述负载的步骤包含有：
从所述特定端点往所述电路设计档案的内部搜寻所述特定电路元件，并将耦接在所述特定端点与所述特定电路元件之间的路径设定为一第一候选路径；
从所述特定电路元件往所述特定端点的方向回溯以找出耦接在所述特定电路元件与所述特定端点之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第三传输路径，以及将所述共同的路径上的负载设定为所述第三传输路径上的所述负载。

18.  根据权利要求14所述的方法，其中，确定出所述第三接口端口与所述特定端点之间的所述第四传输路径与所述第四传输路径上的所述负载的步骤包含有：
从所述第三接口端口往所述电路设计档案的内部搜寻所述特定端点，并将耦接在所述第三接口端口与所述特定端点之间的路径设定为一第一候选路径；
从所述特定端点往所述第三接口端口的方向回溯以找出耦接在所述特定端点与所述第三接口端口之间的路径设定为一第二候选路径；以及
将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第四传输路径，以及将所述共同的路径上的负载设定为所述第四传输路径上的所述负载。

19.  一种机器可读媒体，储存一程序代码，当所述程序代码被一处理器所执行时能够执行以下步骤：
载入所述集成电路的一电路设计档案与一时序限制档案，并依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第一接口端口；
确定出所述第一接口端口与所述电路设计档案内的一特定电路元件之间的一第一传输路径与所述第一传输路径上的一负载；
依据所述第一传输路径与所述第一传输路径上的所述负载来产生一接口电路档案；以及
依据所述接口电路档案来计算出所述第一传输路径的一第一信号传输时间。

20.  根据权利要求19所述的机器可读媒体，当所述程序代码被所述处理器所执行时能够另执行以下步骤：
依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第二接口端口；
确定出所述第二接口端口与所述特定电路元件之间的一第二传输路径与所述第二传输路径上的一负载；
其中依据所述第一传输路径与所述第一传输路径上的所述负载来产生所述接口电路档案的步骤包含有：
依据所述第一传输路径与所述第一传输路径上的所述负载以及所述第二传输路径与所述第二传输路径上的所述负载来产生所述接口电路档案；
其中依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：
依据所述接口电路档案来计算出所述第二传输路径的一第二信号传输时间。

说明书确定集成电路的接口时序的方法与其相关的机器可读媒体
技术领域
本发明涉及确定一集成电路的一接口时序的方法，尤指一可自动读取出一集成电路的一接口时序的方法与其相关的机器可读媒体。 
背景技术
在电路芯片设计的领域中，当具有一特定功能的电路模块制作完成之后，该电路模块通常会被整合至一电路系统中。换句话说，该电路模块所接收的信号会来自一外部模块，以及所产生的信号要传送至另一外部模块。为了让信号和时钟得以在模块与模块之间正确地传送，因此模块与模块之间的接口时序限制就成为芯片开发者所高度关注的课题。然而，随着科技的进步，越来越多功能会被整合进同一颗芯片中。换句话说，芯片开发者必须花更长的时间来计算出该芯片的接口时序限制，以致造成芯片开发的时间过长，进而降低该芯片开发商的产品竞争力。因此，如何以更快速且精确的方式来计算出一芯片的接口时序限制就成了芯片设计领域中所亟需解决的问题。 
发明内容
因此，本发明的一目的在于提供一可自动读取出一集成电路的一接口时序的方法与其相关的机器可读媒体。 
依据本发明的一第一实施例，其提供了一种确定一集成电路的一接口时序的方法。该方法包含有：载入该集成电路的一电路设计档案与一时序限制档案，并依据该电路设计档案与该时序限制档案来确定出该电路设计档案的一第一接口端口；确定出该第一接口端口与该电路设计档案内的一特定电路元件之间的一第一传输路径与该第一传输路径上的一负载；依据 该第一传输路径与该第一传输路径上的该负载来产生一接口电路档案；以及依据该接口电路档案来计算出该第一传输路径的一第一信号传输时间。 
依据本发明的一第二实施例，其提供了一种机器可读媒体，该机器可读媒体储存一程序代码，当该程序代码被一处理器所执行时会执行以下步骤：载入该集成电路的一电路设计档案与一时序限制档案，并依据该电路设计档案与该时序限制档案来确定出该电路设计档案的一第一接口端口；确定出该第一接口端口与该电路设计档案内的一特定电路元件之间的一第一传输路径与该第一传输路径上的一负载；依据该第一传输路径与该第一传输路径上的该负载来产生一接口电路档案；以及依据该接口电路档案来计算出该第一传输路径的一第一信号传输时间。 
因此，经由自动读取出一集成电路内特定的传输路径与其负载，本发明的实施例可以更快速且精确的方式来计算出该集成电路的接口时序限制。 
附图说明
图1为本发明一种确定一集成电路的一接口时序的方法的一第一实施例流程图。 
图2为本发明一集成电路的一第一实施例示意图。 
图3为本发明一种确定一集成电路的一接口时序的方法的一第二实施例流程图。 
图4为本发明一集成电路的一第二实施例示意图。 
图5为本发明一种确定一集成电路的一接口时序的方法的一第三实施例流程图。 
图6为本发明一集成电路的一第三实施例示意图。 
图7为本发明一种确定一集成电路的一接口时序的方法的一第四实施例流程图。 
图8为本发明一集成电路的一第四实施例示意图。 
图9为本发明一集成电路的一第五实施例示意图。 
图10为本发明如何确定出一传输路径上的一负载的一第一实施例示意图。 
图11为本发明如何确定出一传输路径上的一负载的一第二实施例示意图。 
图12为本发明处于一晶体管阶层的一接口电路档案的一实施例示意图。 
符号说明 
202~212、404~412、602~612、802~812步骤 
10、30、50、70、90集成电路 
12、14、32、52、91信号输入端口 
34、54、72、74、92、93信号输出端口 
16、36、56、76、94正反器 
18、20、38、40、58、62、64、78、82、84、95、97、98、99、1002传输路径 
19、21、39、41、59、63、65、79、83、85、1004负载 
60、80、96特定端点 
1006、1008、1010电路元件 
1012分支电路 
1200接口电路档案 
具体实施方式
请参考图1以及图2。图1所示为依据本发明一种确定一集成电路10的一接口时序的方法200的一第一实施例流程图。图2所示为本发明集成电路10的一实施例示意图。为了简化起见，图2中仅示出集成电路10的一第一信号输入端口12、一第二信号输入端口14、一正反器（Flip-flop） 16、一数据信号从第一信号输入端口12通往正反器16所经过的一第一传输路径18与第一传输路径18上的一负载19以及一时钟信号从第二信号输入端口14通往正反器16所经过的一第二传输路径20与第一传输路径20上的一负载21，其中负载19可视为第一传输路径18上分支电路所造成的，而负载21可视为第二传输路径20上的分支电路所造成的。请注意，以下实施例所提及的负载均可视为传输路径上的分支电路所造成的。此外，为了简化起见，以下的图示中的传输路径都以一双箭头的虚线来示意。倘若大体上可达到相同的结果，并不需要一定照图1所示的流程中的步骤顺序来进行，且图1所示的步骤不一定要连续进行，也即其他步骤也可插入其中。本实施例的方法200包含有以下步骤： 
步骤202：载入集成电路10的一电路设计档案（Netlist）22与一时序限制（Time Constraint）档案24，并依据电路设计档案22与时序限制档案24来确定出电路设计档案22的一第一接口端口、一第二接口端口、一电源端以及一接地端； 
步骤204：将集成电路10的电路设计档案22从晶体管阶层（TransistorsLevel）或逻辑闸阶层（Gate Level）整合（或转换）为单胞阶层（Cell Level）； 
步骤206：从该第一接口端口往电路设计档案22的内部搜寻以找出第一个遇到的正反器（Flip-flop）来做为一特定电路元件； 
步骤208：确定出该第一接口端口与电路设计档案22内的该特定电路元件之间的一第一传输路径与该第一传输路径上的一负载，以及确定出该第二接口端口与电路设计档案22内的该特定电路元件之间的一第二传输路径与该第二传输路径上的一负载； 
步骤210：依据该第一传输路径与该第一传输路径上的该负载以及该第二传输路径与该第二传输路径上的该负载来产生一接口电路档案26；以及 
步骤212：依据接口电路档案26来计算出该第一传输路径的一第一信号传输时间以及该第二传输路径的一第二信号传输时间。 
请注意，本实施例的第一信号输入端口12用来接收一数据信号，以及第二信号输入端口14用来接收一时钟信号，因此第一信号输入端口12以及第二信号输入端口14分别是集成电路10的数据脚（Data Pin）和时钟脚（Clock Pin），而方法200的目的是要找出集成电路10的第一信号输入端口12以及第二信号输入端口14之间的设置/保持时间（Setup/Hold Time）。换句话说，本实施例的方法200要找出该数据信号从集成电路10的第一信号输入端口12传输到第一个遇到的正反器16的一信号传输时间T1以及该时钟信号从集成电路10的第二信号输入端口14传输到正反器16的一时钟传输时间T2。因此，方法200的步骤内所提到的该第一接口端口、该第二接口端口、该第一传输路径、该第二传输路径、该第一个正反器、该第一信号传输时间以及该第二信号传输时间可分别视为集成电路10的第一信号输入端口12、第二信号输入端口14、第一传输路径18、第二传输路径20、正反器16、信号传输时间T1以及时钟传输时间T2。 
首先，在步骤202中，本实施例的方法200会载入并读取集成电路10的电路设计档案22与时序限制档案24来找出电路设计档案22的一电源端、一接地端以及需要计算设置/保持时间的第一信号输入端口12以及第二信号输入端口14。接着，在步骤204中，本实施例的方法200会将集成电路10的电路设计档案22从晶体管阶层或逻辑闸阶层整合（或转换）为单胞阶层以减小电路设计档案22的复杂度。请注意，本发明实施例依据电路设计档案22中电路元件的特性来将晶体管阶层或逻辑闸阶层整合为单胞阶层。举例而言，本实施例会将在同一阶层（Hierarchy）名称的晶体管或逻辑闸整合为一单胞。另一方面，时序限制档案24的内容会包含有：1.输入集成电路10的控制电源开关数据（POWER_ON_RESET sheet）2.输入集成电路10的电源端及接地端点名称数据（POWER_PAD sheet）3.输入集成电路10的输入/输出信号源数据（SIGNAL sheet）4.输入集成电路10的时序条件数据（TIMING_INFO sheet）。请注意，后续的其他实施例所使用到的时序限制档案也具有相似的内容。 
接着，在步骤206中，本实施例的方法200会从第一信号输入端口12往电路设计档案22的内部搜寻以找出第一个遇到的正反器，也即正反器16。请注意，本发明并未限制该特定电路元件为第一个找到的正反器，此领域的普通技术人员也可以将其他具有相似功能的电路元件设定为该特定电路元件。当搜寻到正反器16时，在步骤208中，本实施例的方法200会确定出第一信号输入端口12与正反器16之间的第一传输路径18与第一传输路径18上的负载19，以及确定出第二信号输入端口14与正反器16之间的第二传输路径20与第二传输路径20上的负载21。从图1可以看出，正反器16为第一传输路径18以及第二传输路径20所交会的元件，其中第一传输路径18会耦接于正反器16的数据端D，而第二传输路径20会耦接于正反器16的时钟端C。进一步而言，当本实施例的方法200会从第一信号输入端口12往电路设计档案22的内部搜寻出第一个遇到的正反器（也即正反器16）时，本实施例的方法200会将耦接在第一信号输入端口12与正反器16的数据端D之间的路径设定为一第一候选路径，接着本实施例的方法200会从正反器16的数据端D往第一信号输入端口12的方向回溯以找出耦接在正反器16的数据端D与第一信号输入端口12之间的路径设定为一第二候选路径。当第一信号输入端口12与正反器16的数据端D之间的该第一候选路径以及该第二候选路径都找出来之后，本实施例的方法200会将该第一候选路径与该第二候选路径的一共同的路径设定为第一传输路径18，以及将该共同的路径上的负载设定为第一传输路径18的该负载19。请注意，由于从第一信号输入端口12往正反器16的数据端D的方向找到的该第一候选路径可能会包含有一些不必要的电路分支，而从正反器16的数据端D往第一信号输入端口12的方向回溯以找出该第二候选路径也可能会包含有另一些不必要的电路分支，因此通过比对出该第一候选路径与该第二候选路径之间所共同拥有的路径就可以判定出一输入信号从第一信号输入端口12传输到正反器16的数据端D所看到的所有负载。因此，将该第一候选路径与该第二候选路径的该共同的路径设定为第一传输路径18并将该共同的路径上的负载设定为第一传输路 径18的该负载19就可以找到该输入信号从第一信号输入端口12传输到正反器16的数据端D时所看到真正的负载。 
同理，在步骤208中，当本实施例的方法200会从第二信号输入端口14往电路设计档案22的内部搜寻出该共同耦接的正反器16时，本实施例的方法200会将耦接在第二信号输入端口14与正反器16的时钟端C之间的路径设定为一第三候选路径，接着本实施例的方法200会从正反器16的时钟端C往第二信号输入端口14的方向回溯以找出耦接在正反器16的时钟端C与第二信号输入端口14之间的路径设定为一第四候选路径。当第二信号输入端口14与正反器16的时钟端C之间的该第三候选路径以及该第四候选路径都找出来之后，本实施例的方法200会将该第三候选路径与该第四候选路径的一共同的路径设定为第二传输路径20，以及将该共同的路径上的负载设定为第二传输路径20的该负载21。请注意，由于从第二信号输入端口14往正反器16的时钟端C的方向找到的该第三候选路径可能会包含有一些不必要的电路分支，而从正反器16的时钟端C往第二信号输入端口14的方向回溯以找出该第四候选路径也可能会包含有另一些不必要的电路分支，因此通过比对出该第三候选路径与该第四候选路径之间所共同拥有的路径就可以判定出一时钟信号从第二信号输入端口14传输到正反器16的时钟端C所看到的所有负载。因此，将该第三候选路径与该第四候选路径的该共同的路径设定为第二传输路径20并将该共同的路径上的负载设定为第二传输路径20的该负载21就可以找到该时钟信号从第二信号输入端口14传输到正反器16的时钟端C时所看到真正的负载。 
接着，在步骤210中，当第一传输路径18与其所看到的负载19以及第二传输路径20与其所看到的负载21都判定出来以后，本实施例的方法200就会自动地将第一传输路径18与其所看到的负载19以及第二传输路径20与其所看到的负载21读取出来，以产生集成电路10的接口电路档案26。接着，在步骤212中，本实施例的方法200就会利用简化后的接口电路档案26来计算出第一传输路径18的信号传输时间T1以及第二传输 路径20的时钟传输时间T2。请注意，在步骤212中，本实施例的方法200会先将简化后的接口电路档案26的电源端以及接地端接上对应的电压电平后才计算出第一传输路径18的信号传输时间T1以及第二传输路径20的时钟传输时间T2，然此不为本发明的限制所在。 
当第一传输路径18的信号传输时间T1以及第二传输路径20的时钟传输时间T2都被计算出来以后，集成电路10的输入接口上的第一信号输入端口12以及第二信号输入端口14之间的设置/保持时间就可以据以算出，其细部的计算方式在此不另赘述。当集成电路10的输入接口上的第一信号输入端口12以及第二信号输入端口14之间的设置/保持时间得出之后，其就可以通过一特定的程序来将其结果加入集成电路10的时序模型上。最后得到一个够精确的时序模型。 
从上述实施例可以得知，由于本发明的方法200利用简化后的接口电路档案26来经由电脑模拟出第一传输路径18的信号传输时间T1以及第二传输路径20的时钟传输时间T2，因此相较于传统的方式（例如直接模拟集成电路10的整个电路设计档案22来找出第一传输路径18的信号传输时间T1以及第二传输路径20的时钟传输时间T2），本发明的方法200可以更快速且更精确地计算出集成电路10的输入接口上的第一信号输入端口12以及第二信号输入端口14之间的设置/保持时间。 
请注意，在以上实施例中，虽然方法200要找出集成电路10的输入接口的一数据信号输入端点以及一时钟信号输入端点之间的设置/保持时间，然本发明并不以此为限。换句话说，利用同样的方法，芯片开发者ue可以找出从集成电路10的输出接口的一个数据脚到第一个遇到的正反器之间的信号传输时间，或从集成电路10的输出接口的一个时钟脚到第一个遇到的正反器之间的信号传输时间，其也属于本发明的范畴所在。 
请参考图3以及图4。图3所示为依据本发明一种确定一集成电路30的一接口时序的方法400的一第二实施例流程图。图4所示为本发明集成电路30的一实施例示意图。为了简化起见，图4中仅示出集成电路30的一信号输入端口32、一信号输出端口34、一正反器36、一时钟信号从信 号输入端口32通往正反器36所经过的一第一传输路径38与第一传输路径38上的一负载39以及一数据信号从信号输出端口34通往正反器36所经过的一第二传输路径40与第一传输路径40上的一负载41。此外，倘若大体上可达到相同的结果，并不需要一定照图3所示的流程中的步骤顺序来进行，且图3所示的步骤不一定要连续进行，也即其他步骤也可插入其中。本实施例的方法400包含有以下步骤： 
步骤402：载入集成电路30的一电路设计档案42与一时序限制档案44，并依据电路设计档案42与时序限制档案44来确定出电路设计档案42的一第一接口端口、一第二接口端口、一电源端以及一接地端； 
步骤404：将集成电路30的电路设计档案42从晶体管阶层或逻辑闸阶层整合（或转换）为单胞阶层； 
步骤406：从该第二接口端口往电路设计档案42的内部搜寻以找出第一个遇到的正反器来做为一特定电路元件； 
步骤408：确定出该第一接口端口与电路设计档案42内的该特定电路元件之间的一第一传输路径与该第一传输路径上的一负载，以及确定出该第二接口端口与电路设计档案42内的该特定电路元件之间的一第二传输路径与该第二传输路径上的一负载； 
步骤410：依据该第一传输路径与该第一传输路径上的该负载以及该第二传输路径与该第二传输路径上的该负载来产生一接口电路档案46；以及 
步骤412：依据接口电路档案46来计算出该第一传输路径的一第一信号传输时间以及该第二传输路径的一第二信号传输时间。 
请注意，本实施例的信号输入端口32用来接收一时钟信号，以及信号输出端口34用来输出一数据信号，因此信号输入端口32以及信号输出端口34分别是集成电路30的时钟脚（Clock Pin）和数据脚（Data Pin），而方法400的目的是要找出集成电路30的信号输入端口32以及信号输出端口34之间的延迟时间（Delay Time）。换句话说，本实施例的方法400 要找出该时钟信号从集成电路30的信号输入端口32传输到集成电路30的输出接口到的正反器36的一时钟传输时间T3以及该数据信号从正反器36传输到集成电路30的信号输出端口34的一数据传输时间T4。因此，方法400的步骤内所提到的该第一接口端口、该第二接口端口、该第一传输路径、该第二传输路径、该第一个正反器、该第一信号传输时间以及该第二信号传输时间可分别视为集成电路30的信号输入端口32、信号输出端口34、第一传输路径38、第二传输路径40、正反器36、时钟传输时间T3以及数据传输时间T4。 
进一步而言，在步骤406中，利用与第一实施例相似的方法，本实施例的方法400会先从信号输出端口34往电路设计档案42的内部搜寻以找出第一个遇到的正反器，也即正反器36。请注意，本发明也可以从信号输入端口32往电路设计档案42的内部搜寻出正反器36。当搜寻到正反器36时，在步骤408中，本实施例的方法400会确定出信号输出端口34与正反器36之间的第二传输路径40与第二传输路径40上的负载41，以及确定出信号输入端口32与正反器36之间的第一传输路径38与第一传输路径38上的负载39。从图4可以看出，正反器36为第一传输路径38以及第二传输路径40所交会的元件，其中第一传输路径38会耦接于正反器36的时钟端C，而第二传输路径40会耦接于正反器36的数据输出端Q。进一步而言，当本实施例的方法400会从信号输出端口34往电路设计档案42的内部搜寻出第一个遇到的正反器（也即正反器36）时，本实施例的方法400会将耦接在信号输出端口34与正反器36的数据输出端Q之间的路径设定为一第一候选路径，接着本实施例的方法400会从正反器36的数据输出端Q往信号输出端口34的方向回溯以找出耦接在正反器36的数据输出端Q与信号输出端口34之间的路径设定为一第二候选路径。当信号输出端口34与正反器36的数据输出端Q之间的该第一候选路径以及该第二候选路径都找出来之后，本实施例的方法400会将该第一候选路径与该第二候选路径的一共同的路径设定为第二传输路径40，以及将该共同的路径上的负载设定为第二传输路径40的该负载41。因此，利用与第一实施例相似的方式来比对出该第一候选路径与该第二候选路径之间所 共同拥有的路径就可以判定出一输出信号从正反器36的数据输出端Q传输到信号输出端口34所看到的所有负载。 
同理，在步骤408中，当本实施例的方法400会从信号输入端口32往电路设计档案42的内部搜寻出该共同耦接的正反器36时，本实施例的方法400会将耦接在信号输入端口32与正反器36的时钟端C之间的路径设定为一第三候选路径，接着本实施例的方法400会从正反器36的时钟端C往信号输入端口32的方向回溯以找出耦接在正反器36的时钟端C与信号输入端口32之间的路径设定为一第四候选路径。当信号输入端口32与正反器36的时钟端C之间的该第三候选路径以及该第四候选路径都找出来之后，本实施例的方法400会将该第三候选路径与该第四候选路径的一共同的路径设定为第一传输路径38，以及将该共同的路径上的负载设定为第一传输路径38的该负载39。因此，利用与第一实施例相似的方式来比对出该第三候选路径与该第四候选路径之间所共同拥有的路径就可以判定出一输入信号从信号输入端口32传输到正反器36的时钟端C所看到的所有负载。 
接着，在步骤410中，当第一传输路径38与其所看到的负载39以及第二传输路径40与其所看到的负载41都判定出来以后，本实施例的方法400就会自动地将第一传输路径38与其所看到的负载39以及第二传输路径40与其所看到的负载41读取出来，以产生集成电路30的接口电路档案46。接着，在步骤412中，本实施例的方法400就会利用简化后的接口电路档案46来计算出第一传输路径38的时钟传输时间T3以及第二传输路径40的数据传输时间T4。当第一传输路径38的时钟传输时间T3以及第二传输路径40的数据传输时间T4都被计算出来以后，集成电路30从输入接口上的信号输入端口32到输出接口的信号输出端口34之间的延迟时间就可以据以算出，其细部的计算方式在此不另赘述。当集成电路30从输入接口上的信号输入端口32到输出接口的信号输出端口34之间的延迟时间得出之后，其就可以通过一特定的程序来将其结果加入集成电路30的时序模型上。最后，芯片开发者得到一个够精确的时序模型。 
从上述实施例可以得知，由于本发明的方法400利用简化后的接口电路档案46来经由电脑模拟出第一传输路径38的时钟传输时间T3以及第二传输路径40的数据传输时间T4，因此相较于传统的方式（例如直接模拟集成电路30的整个电路设计档案42来找出第一传输路径38的时钟传输时间T3以及第二传输路径40的数据传输时间T4），本发明的方法400可以更快速且更精确地计算出集成电路30从输入接口上的信号输入端口32到输入接口上的信号输出端口34的延迟时间。 
请注意，由于步骤402和404分别相似于第一实施例的步骤202和204，因此不另赘述。 
请参考图5以及图6。图5所示为依据本发明一种确定一集成电路50的一接口时序的方法600的一第三实施例流程图。图6所示为本发明集成电路50的一实施例示意图。为了简化起见，图6中仅示出集成电路50的一信号输入端口52、一信号输出端口54、一正反器56、一数据信号从信号输入端口52通往正反器56所经过的一第一传输路径58与第一传输路径58上的一负载59、一时钟信号从信号输出端口54通往集成电路50内的一特定端点60所经过的一第二传输路径62与第二传输路径62上的一负载63、以及一时钟信号从特定端点60通往正反器56所经过的一第三传输路径64与第三传输路径64上的一负载65，其中负载63有可能部分重叠于负载65。此外，倘若大体上可达到相同的结果，并不需要一定照图5所示的流程中的步骤顺序来进行，且图5所示的步骤不一定要连续进行，也即其他步骤也可插入其中。本实施例的方法600包含有以下步骤： 
步骤602：载入集成电路50的一电路设计档案66与一时序限制档案68，并依据电路设计档案66与时序限制档案68来确定出电路设计档案66的一第一接口端口、一第二接口端口、一电源端以及一接地端； 
步骤604：将集成电路50的电路设计档案66从晶体管阶层或逻辑闸阶层整合（或转换）为单胞阶层； 
步骤606：从该第一接口端口往电路设计档案66的内部搜寻以找出第一个遇到的正反器来做为一特定电路元件； 
步骤608：确定出该第一接口端口与电路设计档案66内的该特定电路元件之间的一第一传输路径与该第一传输路径上的一负载，确定出该第二接口端口与电路设计档案66内的一特定端点之间的一第二传输路径与该第二传输路径上的一负载，以及确定出该特定端点与该特定电路元件之间的一第三传输路径与该第三传输路径上的一负载； 
步骤610：依据该第一传输路径与该第一传输路径上的该负载、该第二传输路径与该第二传输路径上的该负载以及该第三传输路径与该第三传输路径上的该负载来产生一接口电路档案69；以及 
步骤612：依据接口电路档案69来计算出该第一传输路径的一第一信号传输时间、该第二传输路径的一第二信号传输时间以及该第三传输路径的一第三信号传输时间。 
请注意，本实施例的信号输入端口52用来接收一数据信号，信号输出端口54用来输出一时钟信号，以及特定端点60为电路设计档案66内的一内部时钟产生端点。换句话说，特定端点60为一内部时钟产生器（例如一锁相回路）的一输出端点。因此信号输入端口52以及信号输出端口54分别是集成电路50的数据脚（Data Pin）和时钟脚（Clock Pin），而方法600的目的是要找出集成电路50的数据从信号输入端口52传送至正反器56的一信号传输时间T5，时钟从特定端点60传送至正反器56的一时钟传输时间T6，以及时钟从特定端点60传送至信号输出端口54的一时钟传输时间T7。因此，方法600的步骤内所提到的该第一接口端口、该第二接口端口、该第一传输路径、该第二传输路径、该第三传输路径、该第一个正反器、该第一信号传输时间、该第二信号传输时间以及该第三信号传输时间可分别视为集成电路50的信号输入端口52、信号输出端口54、第一传输路径58、第二传输路径62、第三传输路径64、正反器56、信号传输时间T5、时钟传输时间T6以及时钟传输时间T7。 
进一步而言，在步骤606中，利用与第一实施例相似的方法，本实施例的方法600会先从信号输入端口52往电路设计档案66的内部搜寻以找出第一个遇到的正反器，也即正反器56。当搜寻到正反器56时，在步骤 608中，本实施例的方法600会确定出信号输入端口52与电路设计档案66内的正反器56之间的第一传输路径58与第一传输路径58上的负载59，确定出信号输出端口54与电路设计档案66内的特定端点60之间的第二传输路径62与第二传输路径62上的负载63，以及确定出特定端点60与正反器56之间的第三传输路径64与第三传输路径64上的负载65。从图6可以看出，正反器56为第一传输路径58以及第三传输路径64所交会的元件，其中第一传输路径58会耦接于正反器56的数据端D，而第三传输路径64会耦接于正反器56的时钟端C。请注意，从图6可以看出，由于集成电路50的并没有接收一外部的时钟信号，因此集成电路50的内部所使的时钟信号是由集成电路50内部的一时钟产生器所产生，其中该时钟产生器可能是依据从数据端D所接收到的一数据信号来产生的。换句话说，在步骤608中，本实施例的方法600会先从信号输出端口54往电路设计档案66的内部寻找到该时钟产生器，并将该时钟产生器的一时钟输出端设定为特定端点60。接着，本实施例的方法600才会确定出信号输出端口54与电路设计档案66内的特定端点60之间的第二传输路径62与第二传输路径62上的负载63，以及确定出特定端点60与正反器56之间的第三传输路径64与第三传输路径64上的负载65。 
进一步而言，当本实施例的方法600会从信号输入端口52往电路设计档案66的内部搜寻出第一个遇到的正反器（也即正反器56）时，本实施例的方法600会利用与第一实施例相同的方法找出信号输入端口52与正反器56的数据端D之间的一第一候选路径以及一第二候选路径。接着，本实施例的方法600会将该第一候选路径与该第二候选路径的一共同的路径设定为第一传输路径58，以及将该共同的路径上的负载设定为第一传输路径58的该负载59。因此，利用与第一实施例相似的方式来比对出该第一候选路径与该第二候选路径之间所共同拥有的路径就可以判定出一输入信号从信号输入端口52传输到正反器56的数据端D所看到的所有负载。同理，本实施例的方法600会利用与第一实施例相同的方法找出信号输出端口54与特定端点60之间的一第三候选路径以及一第四候选路径。接着，本实施例的方法600会将该第三候选路径与该第四候选路径的一共 同的路径设定为第二传输路径62，以及将该共同的路径上的负载设定为第二传输路径62的该负载63。因此，利用与第一实施例相似的方式来比对出该第三候选路径与该第四候选路径之间所共同拥有的路径就可以判定出一时钟信号从特定端点60传输到信号输出端口54所看到的所有负载。此外，本实施例的方法600会利用与第一实施例相同的方法找出特定端点60与正反器56的时钟端C之间的一第五候选路径以及一第六候选路径。接着，本实施例的方法600会将该第五候选路径与该第六候选路径的一共同的路径设定为第三传输路径64，以及将该共同的路径上的负载设定为第三传输路径64的该负载65。因此，利用与第一实施例相似的方式来比对出该第五候选路径与该第六候选路径之间所共同拥有的路径就可以判定出一时钟信号从特定端点60传输到正反器56的时钟端C所看到的所有负载。 
接着，在步骤610中，本实施例的方法600就会自动地将第一传输路径58与其所看到的负载59、第二传输路径62与其所看到的负载63以及第三传输路径64与其所看到的负载65读取出来，以产生集成电路50的接口电路档案69。接着，在步骤612中，本实施例的方法600就会利用简化后的接口电路档案69来计算出第一传输路径58的信号传输时间T5、第二传输路径62的时钟传输时间T6以及第三传输路径64的时钟传输时间T7。当第一传输路径58的信号传输时间T5、第二传输路径62的时钟传输时间T6以及第三传输路径64的时钟传输时间T7计算出来以后，其就可以通过一特定的程序来将其结果加入集成电路50的时序模型上。最后，芯片开发者得到一个够精确的时序模型。 
从上述实施例可以得知，由于本发明的方法600利用简化后的接口电路档案69来经由电脑模拟出第一传输路径58的信号传输时间T5、第二传输路径62的时钟传输时间T6以及第三传输路径64的时钟传输时间T7，因此相较于传统的方式（例如直接模拟集成电路50的整个电路设计档案66来找出第一传输路径58的信号传输时间T5、第二传输路径62的时钟 传输时间T6以及第三传输路径64的时钟传输时间T7），本发明的方法600可以更快速且更精确地计算出集成电路50的接口时序限制。 
请注意，由于步骤602和604分别相似于第一实施例的步骤202和204，因此不另赘述。 
请参考图7以及图8。图7所示为依据本发明一种确定一集成电路70的一接口时序的方法800的一第四实施例流程图。图8所示为本发明集成电路70的一实施例示意图。为了简化起见，图8中仅示出集成电路70的一第一信号输出端口72、一第二信号输出端口74、一正反器76、一数据信号从第一信号输出端口72通往正反器76所经过的一第一传输路径78与第一传输路径78上的一负载79、一时钟信号从第二信号输出端口74通往集成电路70内的一特定端点80所经过的一第二传输路径82与第二传输路径82上的一负载83、以及一时钟信号从特定端点80通往正反器76所经过的一第三传输路径84与第三传输路径84上的一负载85，其中负载83有可能部分重叠于负载85。此外，倘若大体上可达到相同的结果，并不需要一定照图7所示的流程中的步骤顺序来进行，且图7所示的步骤不一定要连续进行，也即其他步骤也可插入其中。本实施例的方法800包含有以下步骤： 
步骤802：载入集成电路70的一电路设计档案86与一时序限制档案88，并依据电路设计档案86与时序限制档案88来确定出电路设计档案86的第一信号输出端口72、第二信号输出端口74、一电源端以及一接地端； 
步骤804：将集成电路70的电路设计档案86从晶体管阶层或逻辑闸阶层整合（或转换）为单胞阶层； 
步骤806：从第一信号输出端口72往电路设计档案86的内部搜寻以找出第一个遇到的正反器76； 
步骤808：确定出第一信号输出端口72与电路设计档案86内的正反器76之间的第一传输路径78与第一传输路径78上的负载79，确定出第二信号输出端口74与电路设计档案86内的特定端点80之间的第二传输 路径82与第二传输路径82上的负载83，以及确定出特定端点80与正反器76之间的第三传输路径84与第三传输路径84上的负载85； 
步骤810：依据第一传输路径78与第一传输路径78上的负载79、第二传输路径82与第二传输路径82上的负载83以及第三传输路径84与第三传输路径84上的负载85来产生一接口电路档案89；以及 
步骤812：依据接口电路档案89来计算出第一传输路径78的一第一信号传输时间T8、第二传输路径82的一第二信号传输时间T9以及第三传输路径84的一第三信号传输时间T10。 
请注意，由于图8所示的集成电路70与图6所示的集成电路50差别仅在于数据端耦接到集成电路内的正反器的位置，也即图6所示的集成电路50的信号输入端口52耦接于正反器56的数据输入端D，而图8所示的集成电路70的信号输出端口72耦接于正反器76的数据输出端Q，此领域的普通技术人员在阅读完图5以及图6所提出的技术内容后，也可轻易了解图7以及图8所却提出的技术内容，故在此不另赘述。简言之，由于集成电路70并未从外部接收到一时钟信号，因此集成电路70内部所使用的时钟信号为由集成电路70内部的一时钟产生器（例如一锁相回路）所产生的，而该时钟产生器可能会利用所接收到一数据信号来产生该时钟信号。因此，集成电路70的特定端点80就可视为该时钟产生器的一输出端点。当特定端点80被判定出来后，再依据上述实施例所教导的方法，第一传输路径78的第一信号传输时间T8、第二传输路径82的第二信号传输时间T9以及第三传输路径84的第三信号传输时间T10就可以被计算出来了。因此相较于传统的方式，本发明的方法800可以更快速且更精确地计算出集成电路70的接口时序限制。 
请注意，虽然上述实施例分别描述如何找出一集成电路的输出接口或输入接口的传输时间限制，但此领域的普通技术人员也可以同时采用上述实施例所教导的方法找出一集成电路的输出接口以及输入接口之间的所有传输时间限制的组合，其也属于本发明的范畴所在。请参考图9。图9所示为依据本发明一集成电路90的一实施例示意图。为了简化起见，图9 中仅示出集成电路90的一信号输入端口91、一第一信号输出端口92、一第二信号输出端口93、一正反器94、一数据信号从信号输入端口91通往正反器94的数据输入端D所经过的一第一传输路径95（与其负载）、一时钟信号从一特定端点96通往正反器94的时钟端C的一第二传输路径97（与其负载）、一时钟信号从一特定端点96通往第二信号输出端口93的一第三传输路径98（与其负载）、以及一数据信号从正反器94的数据输出端Q通往第一信号输出端口92的一第四传路径99（与其负载），其中特定端点96为集成电路90内部的一时钟产生器（例如一锁相回路）依据信号输入端口91所接收到一数据信号来产生一时钟信号的输出端点。因此，第一传输路径95、第二传输路径97、第三传输路径98以及第四传输路径99分别的一数据传输时间T11、一时钟传输时间T12、一时钟传输时间T13以及一数据传输时间T14就可以利用上述实施例所教导的方法计算出。进一步而言，图9所示的集成电路90的延迟时间（Delay Time）Td以及时序限制（Time Constraint）Tc可分别由以下方程式（1）与（2）来算出： 
Td=（T12+T14）-T13,     （1） 
Tc=T15+T13.     （2） 
其中T15为输入数据从信号输入端口91经过T11一直到特定端点96经过T12的时间差。 
另一方面，由于上述实施例均有提出确定一传输路径与该传输路径上的一负载的技术特征，因此本发明的另一实施例教导了如何确定出一传输路径上的一负载的技术特征，如图10所示。图10所示为依据本发明如何确定出一传输路径1002上的一负载1004的一第一实施例示意图。从图10中可以看出，若一信号为从一端点A传输到一端点C，则上述实施例所提出的方法会同时读取出传输路径1002上的电路元件1006、1008以及传输路径1002上的分支电路元件1010，其中电路元件1006以两个串接的反相器来示意，电路元件1008以一个反相器来示意以及电路元件1010以两个串接的反相器来示意。接着，上述实施例的方法会将电路元件1006、 1008、1010中的反相器从单胞阶层转换为晶体管阶层，并将电源端以及接地端分别接到对应的电源电压（例如电源电压VDD和接地电压GND）。因此，当上述实施例的方法在计算信号从端点A传输到端点C的传输时间时，电路元件1010在传输路径1002上形成一负载，其中该负载就是两个晶体管Mp、Mn的栅极端所看到的电容。若电路元件1010内的的一栅极端为浮接（Floating）的状态时，则将该栅极端耦接至一电压电平使得该晶体管得以处于开启（Turn on）的状态。如此一来，电路元件1010所形成的负载就会更接近集成电路在实际运作时传输路径1002上所看到的负载。举例来说，请参考图11。图11所示为依据本发明如何确定出传输路径1002上的负载1004的一第二实施例示意图。从图11中可以看出，若耦接在传输路径1002上的一分支电路1012由图11所示的晶体管Ma、Mb、Mc所组成，则当分支电路1012在接上对应的电源电压（例如电源电压VDD和接地电压GND）后，分支电路1012内的晶体管Ma的栅极端Ng可能处于浮接的状态。因此，上述实施例所提出的方法就会将栅极端Ng耦接至一电压电平（例如电源电压VDD）使得该晶体管得以处于开启（Turn on）的状态。如此一来，电路元件1012所形成的负载就会更接近集成电路在实际运作时传输路径1002上所看到的负载。 
另一方面，需注意到的是，当上述实施例将一接口电路档案读取出来并据以计算该接口电路档案内的传输路径的信号传输时间时（例如第一实施例的步骤210、212，第二实施例的步骤410、412，第三实施例的步骤610、612以及第四实施例的步骤810、812），上述实施例的方法会另将该接口电路档案（例如第一实施例的接口电路档案26，第二实施例的接口电路档案46，第三实施例的接口电路档案69以及第四实施例的接口电路档案89）从单胞阶层转换为晶体管阶层，并将电源端以及接地端分别接到对应的电源电压（例如电源电压VDD和接地电压GND）。这是因为当该接口电路档案处于单胞阶层时，用来执行上述实施例的方法的一处理器并无法辩识出该接口电路档案内每一个晶体管的连接端点，进而无法将该接口电路档案内每一个晶体管的连接端点连接到其正确的电压电平。换句话说，当该接口电路档案处于晶体管阶层时，每一个晶体管的连接端点都可 以连接到其正确的电压电平，并据以计算出接口电路档案69内每一个传输路径的信号传送时间。 
举例来说，请参考图12。图12所示为依据本发明处于该晶体管阶层的一接口电路档案1200的一实施例示意图。接口电路档案1200包含有六个晶体管M1、M2、M3、M4、M5、M6。若一测试信号Sa的一传输路径从端点Na至No，则晶体管M2以及M5的栅极端Nb就必须连接至一低电压电平（例如接地电压GND）以开启晶体管M2以及关闭晶体管M5，以及晶体管M3以及M6的栅极端Nc就必须连接至一高电压电平（例如电源电压VDD）以关闭晶体管M3以及开启晶体管M6。换句话说，为了使得测试信号Sa能够从端点Na传输至No以测量出该传输路径的一信号传输时间，在输出端点No与电源电压VDD之间不能有完全导通的状态，且输出端点No与接地电压GND之间也不能有完全导通的状态。同时，从图12可以看出，当一晶体管串联于接收测试信号Sa的晶体管时，则在测量出该信号传输时间时该晶体管必须是导通的状态，而当一晶体管并联于接收测试信号Sa的晶体管时，则在测量出该信号传输时间时该晶体管必须是关闭的状态。 
此外，本发明的实施例另提供了一种机器可读媒体，其储存一程序代码，当该程序代码被一处理器所执行时会执行上述方法200的步骤202-212、方法400的步骤402-412、方法600的步骤602-612以及/或方法800的步骤802-812来计算出一集成电路的接口时序关系（例如该接口的延迟时间以及时序限制），并产生一时序模型。 
综上所述，本发明所教导的实施例在读取一集成电路的一电路设计档案时，会同时将一传输路径与该传输路径上的分支电路读取出来，并据以产生一简化后的一接口电路档案。因此，经由模拟该简化后的接口电路档案，本发明的实施例就可以更快速且精确地计算出该集成电路的接口时序限制。