可程控的纳米级别集成电路内置自检控制器.pdf

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1、(10)申请公布号 CN 103033739 A (43)申请公布日 2013.04.10 CN 103033739 A *CN103033739A* (21)申请号 201210572608.2 (22)申请日 2012.12.20 G01R 31/28(2006.01) G01R 31/3183(2006.01) H03L 7/099(2006.01) (71)申请人 天津联芯科技有限公司 地址 300384 天津市南开区华苑产业区华天 道 2 号 3008 室 (72)发明人 黄宇 (74)专利代理机构 天津盛理知识产权代理有限 公司 12209 代理人 王利文 (54) 发明名称 可程。

2、控的纳米级别集成电路内置自检控制器 (57) 摘要 本发明涉及一种可程控的纳米级别集成电路 内置自检控制器， 其技术特点是 ： 包括核心功能 控制单元、 PLL 控制器和多个多路复用器， 所述的 核心功能控制单元输出的控制信号与 PLL 控制器 的输入端相连接， 该 PLL 控制器的输出信号及外 部时钟信号连接到多个多路复用器的输入端上， 每个多路复用器的输出端连接到 PLL 交换电路 上， 该 PLL 交换电路输出多个时钟域与核心待测 电路相连接， 核心功能控制单元的测试控制端与 核心待测电路相连接实现对其进行测试控制功 能。本发明设计合理， 能够方便地对有多个时钟 域和多个时钟频率的设计进。

3、行全速检测和芯片纠 错， 可在增加少量硬件开销的基础上， 有效提高了 缺陷检测的覆盖率。 (51)Int.Cl. 权利要求书 1 页 说明书 5 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 4 页 1/1 页 2 1. 一种可程控的纳米级别集成电路内置自检控制器， 其特征在于 ： 包括核心功能控制 单元、 PLL 控制器和多个多路复用器， 所述的核心功能控制单元输出的控制信号与 PLL 控制 器的输入端相连接， 该 PLL 控制器的输出信号连接到多个多路复用器的一输入端上， 每个 多路复用器的另一输入端与外部时钟信号相。

4、连接， 每个多路复用器的输入控制端与核心功 能控制单元输出的 BIST 运行信号相连接， 每个多路复用器的输出端连接到 PLL 交换电路 上， 该 PLL 交换电路的信号输入端还与 PLL 信号相连接， 该 PLL 交换电路输出多个时钟域与 核心待测电路相连接， 该 PLL 交换电路还输出一单独时钟 BIST_CLK 信号分别与 PLL 控制器 及核心功能控制单元相连接， 核心功能控制单元的测试控制端与核心待测电路相连接实现 对其进行测试控制功能。 2. 根据权利要求 1 所述的可程控的纳米级别集成电路内置自检控制器， 其特征在于 ： 所述的 PLL 控制器由可程控任意波形产生器和内部可程控锁。

5、相环连接构成。 3. 根据权利要求 2 所述的可程控的纳米级别集成电路内置自检控制器， 其特征在于 ： 所述的可程控任意波形产生器由多行多列相互连接的二维扫描单元构成， 2D 扫描单元的行 数决定了所有在捕获窗口的活跃时钟的最大频率范围和每个时钟的最大脉冲数 ； 2D 扫描 单元的列数定在捕获窗口中同时活跃的时钟最大数量。 4. 根据权利要求 3 所述的可程控的纳米级别集成电路内置自检控制器， 其特征在于 ： 所述的2D扫描单元包括触发器、 影子触发器和多路复用器， 2D扫描单元 （i， j） 内的触发器D 端与扫描单元 （i,j-1） 的输出相连接， 该触发器CP端与shift_clock相。

6、连接， 该触发器Q端 分别连接到扫描单元 （i,j+1） 和多路复用器的一输入端上， 该多路复用器的另一输入端与 扫描单元 （i+1,j） 的输出相连接， 该多路复用器的控制端与扫描单元外的触发器 Q 端相连 接， 该多路复用器的输出连接到影子触发器 D 端， 影子触发器 Q 端输出到扫描单元 （i-1,j） 上， 该影子触发器 CP 端与扫描单元外的与门输出端相连接， 该与门的两个输入端分别连接 hclk 信号和 scan_enbale 信号， 该 hclk 信号由 bist_clk 信号经时钟放大器输出产生， 该 hclk信号同时连接到扫描单元外的触发器CP端， 该scan_enbale信。

7、号还连接到扫描单元外 的触发器 D 端， 所述的 i,j 分别表示扫描单元的行号和列号。 5. 根据权利要求 1 所述的可程控的纳米级别集成电路内置自检控制器， 其特征在于 ： 所述核心功能控制单元内置有有限元状态机输出控制 PLL 控制器所需要的时钟波形。 权 利 要 求 书 CN 103033739 A 2 1/5 页 3 可程控的纳米级别集成电路内置自检控制器 技术领域 0001 本发明属于集成电路技术领域， 尤其是一种可程控的纳米级别集成电路内置自检 控制器。 背景技术 0002 高速扫描检测是对 90nm 以下芯片检测延迟缺陷的重要方法。为了使用检测器在 检测过程中抓住延迟缺陷， 我。

8、们必须采用同正常使用模式下一致的高速测试时钟。当这种 高速测试时钟直接由检测器驱动时， 提供这些高速时钟会产生如下一些困难 ：（1） 为了降 低检测成本与生产成本的比例， 传统的检测仪器或者低花费低容量的检测器仍然用于高速 芯片的检测 ；（2） 当时钟频率超过 100MHz， 为降低检测器之间的误差， 接口延迟和内部嵌入 时钟的延迟会越来越困难。 0003 为了解决上述问题， 业界提出了在检测中使用锁相环 （PLL） 嵌入技术以提供高速 检测时钟的办法。例如， 当使用逻辑内置自检 （Built-In-Self-Test 或简称 BIST） ， 就不会 出现上述问题， 因为所有高速时钟都由内部 。

9、BIST 控制器产生， 而检测器只用慢速时钟提供 控制数据。如果 BIST 控制器的时钟也由检测器提供， 它仍可以用时钟扩频器得到高速内部 时钟。 然而， 对于多时钟域和多时钟频率的设计， BIST控制器必须能够运行不同的捕获时钟 次序以检测不同时钟域之间或同时钟域内的缺陷。通常为了得到更好的缺陷覆盖率， BIST 控制器会固化一系列提前定义的捕获时钟次序， 这样一来限制了后续捕获时钟次序的自由 度， 这是由于 ： 0004 （1） 一个芯片设计和它的后期修改版本如果间隔足够长的时间自然会使用不同生 产工艺， 随着生产工艺快速升级， 预测必须检测的关键路径变得非常困难。众所周知， 使用 铝技术。

10、， 在 180nm 以下线路延迟超出门延迟 ； 如果使用铜技术， 在 130nm 以下线路延迟超出 门延迟 ； 到达90nm， 线路延迟会占据全部延迟的75%。 因此， 随生产工艺变化， 采用新时钟次 序的新关键路线也会随之出现。在这种情况下， 旧的捕获时钟次序不一定在新的工艺下仍 然有效。 0005 （2） 在 90nm 以下， 布局布线前的芯片速度不可准确预测， 这使得传统的时序分析 方法 （例如静态时间分析和仿真系统） 不准确。在芯片真正制造出来之前很难发现所有的关 键路径。在这种情况下， 一些真正的关键路径很可能不在检测之列。从工业实践中， 我们确 实见过一些芯片通过了所有的全速检测，。

11、 但仍然在正常工作中失败。 0006 下面对现有的 BIST 控制器的工作原理进行说明， 如图 1 所示， 该 BIST 控制器包括 三个时钟域 clk_1、 clk_2 和 clk_3。在正常工作时， bist_run 关闭， 因此输入时钟 clk_1、 clk_2和clk_3经过多路复用器驱动工作电路 ； 在BIST检测时， bist_run被打开， 并且每个 输入时钟被一个多路复用器阻断。 当scan_enable信号到来时， 一个缓慢的shift_clock信 号驱动工作电路移进 / 移出数据， 该 shift_clock 是从 BIST 控制器里面经过一个时钟分频 器得到的 ； 当 。

12、scan_enable 信号关闭， 电路进入捕获模式， 同时一个波形产生器在特定的捕 获窗口发出提前设定的波形。BIST 控制器的驱动波形产生器产生三个捕获时钟 bist_cap_ 说 明 书 CN 103033739 A 3 2/5 页 4 clk_1、 bist_cap_clk_2 和 bist_cap_clk_3 经过多路复用器驱动工作电路。时钟波形产生 自一个单独时钟输入， 标记为 “BIST_CLK” ， 该单独时钟来自最快的外部时钟输入 （本例采用 最快的外部时钟 clk_3） 。 0007 为了检测有多个时钟域和多个时钟频率的设计， 使用者可以定义多个捕获窗口， 然后控制波形产生。

13、器在捕获窗口内产生已定义好的时钟波形。在图 2 给出的一个用捕获窗 口全速检测时钟域的例子中， 包括同时钟域内测试和不同时钟域之间测试。假设一个捕获 窗口波形需要捕获时钟 bist_cap_clk_1 为 50MHz， 捕获时钟 bist_cap_clk_2 为 100MHz， 捕 获时钟 bist_cap_clk_3 为 200MHz， 如果使用者想产生图中所示的捕获窗口波形， 就要建立 波形产生器以产生按捕获时钟 bist_cap_clk_x（x=1， 2， 3） 的正确信号序列。利用这种方 式可以在全速检测中灵活制造任何提前定义的捕获窗口波形。但是， 上述 BIST 控制器存在 以下一些。

14、问题 ： 由于波形产生器是固化在设计中的， 因此无法重新配置 ； 同时， 在 BIST 控制 器中嵌入一个模式状态机用于输出模式， 在 BIST 控制器合成过程中， 固定数量的检测模式 被使用者提前确定， 并且每个检测模式都有提前决定的测试向量数， 另外每个检测模式都 有一个固定的捕获窗口波形， 当模式状态机达到所设定的测试向量数时， 一个带有新捕获 窗口的新检测模式就会被启动 ； 模式状态机和每个模式下的测试向量数量也是固化在设计 中的， 无法灵活配置。 发明内容 0008 本发明的目的在于克服现有技术的不足， 提供一种设计合理、 能够对 BIST 控制器 可重新编程并可灵活更改测试时钟次序。

15、的可程控的纳米级别集成电路内置自检控制器。 0009 本发明解决其技术问题是采取以下技术方案实现的 ： 0010 一种可程控的纳米级别集成电路内置自检控制器， 包括核心功能控制单元、 PLL 控 制器和多个多路复用器， 所述的核心功能控制单元输出的控制信号与 PLL 控制器的输入端 相连接， 该 PLL 控制器的输出信号连接到多个多路复用器的一输入端上， 每个多路复用器 的另一输入端与外部时钟信号相连接， 每个多路复用器的输入控制端与核心功能控制单元 输出的 BIST 运行信号相连接， 每个多路复用器的输出端连接到 PLL 交换电路上， 该 PLL 交 换电路的信号输入端还与 PLL 信号相连。

16、接， 该 PLL 交换电路输出多个时钟域与核心待测电 路相连接， 该 PLL 交换电路还输出一单独时钟 BIST_CLK 信号分别与 PLL 控制器及核心功能 控制单元相连接， 核心功能控制单元的测试控制端与核心待测电路相连接实现对其进行测 试控制功能。 0011 而且， 所述的 PLL 控制器由可程控任意波形产生器和内部可程控锁相环连接构 成。 0012 而且， 所述的可程控任意波形产生器由多行多列相互连接的二维扫描单元构成， 2D 扫描单元的行数决定了所有在捕获窗口的活跃时钟的最大频率范围和每个时钟的最大 脉冲数 ； 2D 扫描单元的列数定在捕获窗口中同时活跃的时钟最大数量。 0013 而。

17、且， 所述的 2D 扫描单元包括触发器、 影子触发器和多路复用器， 2D 扫描单元 （i， j） 内的触发器 D 端与扫描单元 （i,j-1） 的输出相连接， 该触发器 CP 端与 shift_clock 相连 接， 该触发器 Q 端分别连接到扫描单元 （i,j+1） 和多路复用器的一输入端上， 该多路复用器 的另一输入端与扫描单元 （i+1,j） 的输出相连接， 该多路复用器的控制端与扫描单元外的 说 明 书 CN 103033739 A 4 3/5 页 5 触发器 Q 端相连接， 该多路复用器的输出连接到影子触发器 D 端， 影子触发器 Q 端输出到扫 描单元 （i-1,j） 上， 该影子。

18、触发器 CP 端与扫描单元外的与门输出端相连接， 该与门的两个 输入端分别连接 hclk 信号和 scan_enbale 信号， 该 hclk 信号由 bist_clk 信号经时钟放大 器输出产生， 该 hclk 信号同时连接到扫描单元外的触发器 CP 端， 该 scan_enbale 信号还连 接到扫描单元外的触发器 D 端， 所述的 i,j 分别表示扫描单元的行号和列号。 0014 而且， 所述核心功能控制单元内置有有限元状态机输出控制 PLL 控制器所需要的 时钟波形。 0015 本发明的优点和积极效果是 ： 0016 本发明设计合理， 可以在 BIST 逻辑嵌入芯片后仍然给予一定程度的。

19、灵活性来更 改测试时钟次序， 产生所需的全速时钟次序， 能够方便地对有多个时钟域和多个时钟频率 的设计进行全速检测和芯片纠错， 可在增加少量硬件开销的基础上， 有效提高了缺陷检测 的覆盖率。 附图说明 0017 图 1 为传统逻辑 BIST 控制器的电路图 ； 0018 图 2 为传统逻辑 BIST 控制器的捕获窗口示意图 ； 0019 图 3 为本发明的电路框图及其应用示意图 ； 0020 图 4 为可程控任意波形产生器的电路框图 ； 0021 图 5 为可程控任意波形产生器中的 2D 扫描单元电路框图 ； 0022 图 6 为使用 2D 扫描单元注册的 BIST 控制器的波形实例。 具体实。

20、施方式 0023 以下结合附图对本发明做进一步详述。 0024 一种可程控的纳米级别集成电路内置自检控制器， 如图 3 所示， 包括核心功能控 制单元、 PLL 控制器和多个多路复用器， 所述的核心功能控制单元输出的控制信号与 PLL 控 制器的输入端相连接， 该 PLL 控制器的输出信号连接到多个多路复用器的一输入端上， 每 个多路复用器的另一输入端与外部时钟信号相连接， 每个多路复用器的输入控制端与核心 功能控制单元输出的 BIST 运行信号 （bist_run 信号） 相连接， 每个多路复用器的输出端连 接到 PLL 交换电路上， PLL 交换电路的信号输入端还与 PLL 信号相连接， 。

21、该 PLL 交换电路输 出三个时钟域 clk_1、 clk_2 和 clk_3 与核心待测电路相连接， 该 PLL 交换电路还输出一单 独时钟输入 （BIST_CLK 信号） 分别与 PLL 控制器及核心功能控制单元相连接， 核心功能控制 单元的测试控制端与核心待测电路相连接实现对其进行测试控制功能。当 bist_run 被置 成” 1” 时， PLL 控制器 （PLL Controller） 将控制 PLL 交换电路 （switching circuit） 工作， 一个可程控序列可以被移入或移出 PLL 控制器。PLL 控制器的控制过程可能需要一个设定 程序， 该设定程序通过核心功能控制单元。

22、内置的有限元状态机 （FSM） 控制输出所需的时钟 波形。 0025 在本实施例中， PLL 控制器由可程控任意波形产生器和内部可程控锁相环连接构 成。下面对可程控任意波形产生器和内部可程控锁相环分别进行说明 ： 0026 如图4所示， 可程控任意波形产生器由二维 （2D） 扫描单元组组成。 在本实施例中， 说 明 书 CN 103033739 A 5 4/5 页 6 扫描单元组包括 5 行 6 列扫描单元， 可以最大产生 6 个时钟域的波形， 每一个方形框所表示 的元素被叫做一个 2D 扫描单元。2D 扫描单元组的行数叫 “深度” ， 该 2D 扫描单元组的深度 决定了所有在捕获窗口的活跃时。

23、钟的最大频率范围和每个时钟的最大脉冲数 ； 2D 扫描单 元组的列数叫 “宽度” ， 该 2D 扫描单元组的宽度决定在捕获窗口中同时活跃的时钟最大数 量。 0027 2D 扫描单元的结构如图 5 所示， 该图给出了 2D 扫描单元内部结构 （长方形框里） 和其外部控制信号 （长方形框外） 连接关系。2D 扫描单元包括触发器 （DFF） 、 影子触发器 （SDFF） 和多路复用器， 下面以第 ith行和第 jth列的 2D 扫描单元 （i， j） 为例进行说明。2D 扫描单元 （i， j） 内的 DFF 的 D 端与扫描单元 （i,j-1） 的输出相连接， DFF 的 CP 端与 shift_ 。

24、clock 相连接， DFF 的 Q 端分别连接到扫描单元 （i,j+1） 和多路复用器的一输入端上， 该多 路复用器的另一输入端与扫描单元 （i+1,j） 的输出相连接， 多路复用器的控制端与 2D 扫描 单元外的触发器的 Q 端相连接， 该多路复用器的输出连接到 SDFF 的 D 端， SDFF 的 Q 端输出 到扫描单元 （i-1,j） 上， 该 SDFF 的 CP 端与 2D 扫描单元外的与门输出端相连接， 该与门的 两个输入端分别连接 hclk 信号和 scan_enbale 信号， 该 hclk 信号由 bist_clk 信号经时钟 放大器输出产生， 该hclk信号同时连接到2D扫。

25、描单元外的触发器的CP端， 该scan_enbale 信号还连接到 2D 扫描单元外的触发器的 D 端。在核心功能控制单元闲置状态时， 我们可以 重新设置任意波形产生器。我们用核心功能控制单元产生的 shift_clock 信号将控制数据 移入到每个 2D 扫描单元的触发器 （DFF） 中， 同一 shift_clock 也适用于扫描链测试数据移 入过程。波形输入 （Scan_In） 被测试台或者边界扫描控制， 也可以将波形控制数据存储到 片上闪存或者只读存储器中。一旦波形控制数据下载到 2D 扫描单元的 DFF 上， 新的检测部 分可以启动。bist_clk 经过时钟放大器产生一个高频时钟 。

26、（hclk） 用来驱动每个影子触发 器 （SDFF） 的时钟。当 scan_enable 为” 1” 时， 被测电路在扫描链移动模式并且每个 SDFF 的 时钟没有脉冲 ； 当 scan_enable 为” 0” 时， 每个 SDFF 的时钟脉冲被 hclk 驱动。我们也使用 hclk 驱动一个触发器的下降沿触发时钟并且 scan_enable 与这个触发器的数据输入部分 连接。因此， 更新的 scan_enable 传到多路复用器 （MUX） 的选择输入端要比 SDFF 时钟被触 发晚半个时钟周期， 这样一来， 当第一个 hclk 脉冲到达 SDFF 时， MUX 选择输入端仍在 “1” ，。

27、 它会将所有波形控制数据从 DFF 转移到影子触发器 SDFF， 这样一来， 输入的波形控制数据 在 DFF 中保持不变， 并被用到后期大量测试相量中。在使用每个测试相量的过程中， 当捕获 窗口到来并且因为第二个 hclk 脉冲的到来导致多路复用器 （MUX） 的选择输入端为” 0” ， 波 形控制数据由底层向顶层垂直上升移出， 这样一来， 就可以产生所预期的任意波形。 当捕获 窗口结束， scan_enable 会回到” 1” ， SDFF 停止移动。以上整个过程在每个测试相量中重复， 因此， 每个测试相量从DFF下载波形控制数据到SDFF并且在捕获窗口中移出SDFF。 当预先 设定的测试相。

28、量数量用完， 使用同一捕获窗口的检测终止， 如果还需使用其他捕获窗口的 波形， 可以重复以上过程。 0028 图 6 给出了使用带有 （5X6） 2D 扫描注册的可编辑 BIST 控制器的波形实例。通常 我们设定 hclk 的频率是 bist_clk 频率的两倍， 如果需要更高时钟频率， 通过 PLL 也容易做 到。扫描单元组的宽度是由捕获过程中必须同时激励的时钟数目决定的， 而扫描单元组的 深度则是由波形控制数据的长度决定的。 扫描单元组的深度是与最慢时钟的频率和最慢时 钟连续脉冲的个数相关， 例如， bist_clk 是 200MHz， hclk 是 400MHz， 最慢时钟是 50MHz。

29、， 为 说 明 书 CN 103033739 A 6 5/5 页 7 产生两个连续 50MHz 时钟脉冲， 需要 （1+4+4+4+1） =14 比特的控制数据， 也就是说在这个例 子中扫描单元组的深度为 14。其中， 第一控制比特和最后控制比特设置为 “0” ， 用来启动和 终止如图 5 所示波形。如果时钟频率差别很大， 就需要较深的扫描单元组来实现波形， 这有 可能导致大的硬件额外开销， 为解决此问题， 可以使用内部可程控锁相环 （PLL） 。 0029 所述的内部可程控锁相环 （PLL） 在现代芯片设计中广泛应用。大多数 PLL 交换电 路可通过控制内部寄存器或输入端来程控。为了实现一个。

30、更 “贴近真实情况” 的有效测试， 最好使用同正常操作一样的全速时钟， 因此， 使用芯片上 PLL 提供全速时钟而不是用 BIST 控制器本身制造它们。随着不同时钟域的数量和不同时钟频率数量的增加， 时钟次序也变 得越来越复杂化。因此， 我们可以用所述的任意波形产生器来直接控制 PLL 内部寄存器和 PLL控制的输入端。 当PLL控制位数小于由 PLL制造的全部时钟数时， 我们可以采用较小的 扫描单元组宽度 ； 同理， 如果控制 PLL 的时钟周期小于它所制造的最慢钟的时钟周期， 我们 可以采用较小的扫描单元组深度。因此， 2D 扫描单元组行数由控制 PLL 交换电路的序列深 度决定， 而 2。

31、D 扫描单元组列数由 PLL 的控制比特的数量决定。 0030 需要强调的是， 本发明所述的实施例是说明性的， 而不是限定性的， 因此本发明包 括并不限于具体实施方式中所述的实施例， 凡是由本领域技术人员根据本发明的技术方案 得出的其他实施方式， 同样属于本发明保护的范围。 说 明 书 CN 103033739 A 7 1/4 页 8 图 1 图 2 说 明 书 附 图 CN 103033739 A 8 2/4 页 9 图 3 说 明 书 附 图 CN 103033739 A 9 3/4 页 10 图 4 图 5 说 明 书 附 图 CN 103033739 A 10 4/4 页 11 图 6 说 明 书 附 图 CN 103033739 A 11 。