一种集成电路应力退化的多功能测试电路和测试方法.pdf

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1、(10)申请公布号 CN 102495352 A (43)申请公布日 2012.06.13 CN 102495352 A *CN102495352A* (21)申请号 201110443476.9 (22)申请日 2011.12.27 G01R 31/28(2006.01) (71)申请人 复旦大学 地址 200433 上海市杨浦区邯郸路 220 号 (72)发明人 黄大鸣 彭嘉 李名复 (74)专利代理机构 上海正旦专利代理有限公司 31200 代理人 陆飞 盛志范 (54) 发明名称 一种集成电路应力退化的多功能测试电路和 测试方法 (57) 摘要 本发明属于集成电路可靠性测试技术领域， 。

2、具体涉及一种集成电路应力退化的多功能测试电 路和测试方法。测试电路的核心部分以环形振荡 器为基础， 增加若干辅助晶体管、 开关晶体管和控 制端。应用本发明的电路和方法， 可以分别对环 振反相器中的 pMOSFETs 或者 nMOSFETs 施加负 偏压温度不稳定性、 正偏压温度不稳定性、 热空穴 注入或热电子注入应力， 也可以使环振处于正常 振荡和应力振荡状态， 还可以使环振中反相器的 pMOSFETs或nMOSFETs处在电荷泵浦的测量状态。 环振反相器中 MOSFETs 的退化既可以通过应力后 环振振荡频率的变化来表征， 也可以通过环振中 pMOSFETs 或 nMOSFETs 的 CP 。

3、电流 （Icpp 或 Icpn） 的变化来表征。 (51)Int.Cl. 权利要求书 4 页 说明书 8 页 附图 7 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 4 页 说明书 8 页 附图 7 页 1/4 页 2 1. 一种集成电路应力退化的多功能测试电路， 其特征在于包括一个核心电路， 该核心 电路包含一个环形振荡器 RO_CP（1） ； 在环形振荡器 RO_CP（1） 的每两级反相器之间， 接入 一组辅助的 pMOSFET（11） 和 nMOSFET（12） ， 其中辅助 pMOSFETs 和 nMOSFETs 的源分别接环 形振荡器 RO_CP 的高电。

4、位 Vdd1（201） 和低电位 Vss（202） ， 每组 pMOSFET 和 nMOSFET 的漏 连在一起， 通过开关晶体管 S1（13） 和开关晶体管 S2（14） 分别与前级反相器的输出和后 级反相器的输入相连 ； 所有辅助 pMOSFETs 的栅极连在一起， 并接到第一控制端 Vp（203） ， 所有辅助 nMOSFETs 的栅极连在一起， 并接到第二控制端 Vn（204） ； 所有开关晶体管 S1 的 栅极连在一起， 并接到第三控制端 VS1（205） ， 所有开关晶体管 S2 的栅极连在一起， 并接到 第四控制端 VS2（206） ； 环形振荡器 RO_CP 所有反相器中的 p。

5、MOSFETs 的衬底连在一起， 单 独接到一个外部连接端 Icpp（207） ； 环形振荡器 RO_CP 所有反相器中的 nMOSFETs 的衬底 连在一起， 单独接到一个外部连接端 Icpn（208） ； 所有开关晶体管均为 I/O 器件， 其工作 电压高于核心电路的工作电压， 以避免高电平传输时的阈值损失 ； 所述的核心电路， 还包含一个分频系数为 N 的第一分频电路 （3） 和第一缓冲电路 （4） ； 核心电路 （1） 的输出连到第一分频电路 （3） 的输入， 第一分频电路 （3） 的输出连到第一缓冲 电路 （4） 的输入， 第一缓冲电路 （4） 的输出连到一个外部测量端 OUT1（2。

6、09） 。 2. 如权利要求 1 所述的集成电路应力退化的多功能测试电路， 其特征在于测试电路还 包含一个与核心电路结构相同的参照电路 RO_ref（5） ， 一个与第一分频电路相同的第二分 频电路 （6） 和一个与第一缓冲电路相同的第二缓冲电路 （7） ； 参照电路 RO_ref 的输出连到 第二分频电路 （6） 的输入， 第二分频电路 （6） 的输出连到第二缓冲电路 （7） 的输入， 第二缓 冲电路 （7） 的输出连到另一个外部测量端 OUT2（210） ； 除此之外， 测试电路还包含一个相位 比较器 （8） 和第三缓冲电路 （9） ； 核心电路 （1） 的输出还连到相位比较器 （8） 的。

7、一个输入， 参 照电路 RO_ref（5） 的输出还连到相位比较器 （8） 的另一个输入， 相位比较器 （8） 的输出连 到第三缓冲电路 （9） 的输入， 第三缓冲电路 （9） 的输出连到第三个外部测量端 OUT3（211） ； 参照电路 RO_ref（5） 的输出还通过若干开关晶体管 S（51） 连到环形振荡器 RO_CP（1） 中 每一级反相器的输入， 所有开关晶体管 S 的栅连在一起， 接到外部控制端 VS（212） 。 3. 如权利要求 2 所述的集成电路应力退化的多功能测试电路， 其特征在于 ： 所述的核心电路中， 当开关控制端 VS=0V， 并且当 VS1=VS2=VddI/O V。

8、dd+Vthn（开关 晶体管的阈值电压） ， Vp=Vdd， Vn=Vss， Vcpp=Vdd， Vcpn=Vss， Vdd1=Vdd， Vdd=Vdd0 为集成电 路的工作电压时 , 开关晶体管 S 截止， 开关晶体管 S1 和开关晶体管 S2 导通， 所有 p 和 n 辅 助晶体管截止， 环形振荡器 RO_CP 处于正常振荡状态 ； 所述的参照电路 RO_ref（5） 中， 当 Vdd2=Vdd， Vdd3=VddI/O Vdd+Vthn， Vdd=Vdd0 为 集成电路的工作电压时， 参照电路 RO_ref 中的所有 MOSFETs 不受应力， 且 RO_ref 始终处于 正常振荡状态，。

9、 即 RO_ref 的输出频率始终跟上述电路的输出频率相同 ； 所述的核心电路中， 当开关控制端 VS=0V， 并且当 VS1=0V， VS2=VddI/O Vdd+Vthn， Vp=Vn=Vdd， Vcpp=Vdd， Vcpn=Vss， Vdd1=Vdd， Vdd=Vstress Vdd0 为应力电压时 , 开关晶 体管 S 和开关晶体管 S1 截止， 开关晶体管 S2 导通， p 辅助晶体管截止， n 辅助晶体管导通， RO_CP 所有反相器中 pMOSFETs 的栅、 源和漏分别处于 Vss、 Vdd 和 Vdd ； 相应 nMOSFETs 的栅 和源都处于 Vss， 即 RO_CP 所。

10、有反相器中的 pMOSFETs 处于负偏压温度不稳定性 （NBTI） 的应 力状态， 而相应的 nMOSFETs 处于非应力状态 ； 权 利 要 求 书 CN 102495352 A 2 2/4 页 3 所述的核心电路中， 当开关控制端 VS=0V， 并且当 VS1=0V， VS2=VddI/O Vdd+Vthn， Vp=Vn=Vss， Vcpp=Vdd， Vcpn=Vss， Vdd1=Vdd， Vdd=Vstress Vdd0 为应力电压时 , 开关晶 体管 S 和开关晶体管 S1 截止， 开关晶体管 S2 导通， p 辅助晶体管导通， n 辅助晶体管截止， RO_CP 所有反相器中 pMO。

11、SFETs 的栅和源都处于 Vdd， 相应 nMOSFETs 的栅、 源和漏极分别处 于 Vdd、 Vss 和 Vss， 即 RO_CP 中所有反相器的 nMOSFETs 处于正偏压温度不稳定性 （PBTI） 的 应力状态， 而相应的 pMOSFETs 处于非应力状态 ； 所述的核心电路中， 当开关控制端 VS=0V， 并且当 VS1=VS2=VddI/O Vdd+Vthn， Vp=Vn=Vdd， Vcpp=Vdd， Vcpn=Vss， Vdd1=Vdd， Vdd=Vstress Vdd0 为应力电压时， 开关晶体 管 S 截止， 开关晶体管 S1 和开关晶体管 S2 导通， p 辅助晶体管截。

12、止， n 辅助晶体管导通， RO_ CP中所有反相器的pMOSFETs处于导通状态， 且栅和漏处于相同的电位， 但相应nMOSFETs处 于截止状态， 即 RO_CP 中所有反相器的 pMOSFETs 处于热载流子注入 （pHCI） 的应力状态， 而 相应的 nMOSFETs 处于非应力状态 ； 所述的核心电路中， 当开关控制端 VS=0V， 并且当 VS1=VS2=VddI/O Vdd+Vthn， Vp=Vn=Vss， Vcpp=Vdd， Vcpn=Vss， Vdd1=Vdd， Vdd=Vstress Vdd0 为应力电压时， 开关晶体 管 S 截止， 开关晶体管 S1 和开关晶体管 S2 。

13、导通， p 辅助晶体管导通， n 辅助晶体管截止， RO_ CP中所有反相器的pMOSFETs处于截止状态， 但相应nMOSFETs处于导通状态， 且栅和漏处于 相同的电位， 即 RO_CP 中所有反相器的 nMOSFETs 处于热载流子注入 （nHCI） 的应力状态， 而 相应的 pMOSFETs 处于非应力状态 ； 所述的核心电路中， 当开关控制端 VS=0V， 并且当 VS1=VS2=VddI/O Vdd+Vthn， Vp=Vdd， Vn=Vss， Vcpp=Vdd， Vcpn=Vss， Vdd1=Vdd， Vdd=Vstress Vdd0 为应力电压时， 开关 晶体管 S 截止， 开关。

14、晶体管 S1 和开关晶体管 S2 导通， p 和 n 辅助晶体管都截止， 即 RO_CP 处 于应力振荡状态， 或 RO_CP 中的 CMOSFETs 处于动态应力状态 ； 所述的核心电路中， 当开关控制端 VS=VddI/O Vdd0+Vthn， 并且当 VS1=VddI/O Vdd0+Vthn， VS2=0V， Vp=Vn=0V， Vcpp=Vdd， Vcpn=0V， Vdd1=Vss=Vdd, Vdd Vdd0/2 时， 开关 晶体管 S 和开关晶体管 S1 导通， 开关晶体管 S2 截止， p 辅助晶体管导通， n 辅助晶体管截 止， RO_CP 中所有反相器的 pMOSFETs 处于。

15、电荷泵浦 （CP） 测试状态， 即 pMOSFETs 的栅由 RO_ ref 提供激励脉冲， 源和漏电压都为 Vdd Vdd0/2， 衬底加电压 Vcpp=Vdd Vdd0/2 的同时 可测量 CP 电流 Icpp ； 所述的核心电路中， 当开关控制端 VS=VddI/O Vdd0+Vthn， 并且当 VS1=VddI/O Vdd0+Vthn， VS2=0V， Vp=Vn=Vdd0， Vcpp=Vdd0， Vcpn=Vdd， Vdd1=Vss=Vdd， Vdd Vdd0/2 时， 开关晶体管 S 和开关晶体管 S1 导通， 开关晶体管 S2 截止， p 辅助晶体管截止， n 辅助晶体管 导通，。

16、 RO_CP 中所有反相器的 nMOSFETs 处于 CP 测试状态， 即 nMOSFETs 的栅由 RO_ref 提供 激励脉冲， 源和漏电压都为 Vdd Vdd0/2， 衬底加电压 Vcpn=Vdd Vdd0/2 的同时可测量 CP 电流 Icpn 。 4. 利用如权利要求 3 所述的测试电路测量集成电路应力退化的方法， 其特征在于 ： 一、 测量核心电路反相器中 pMOSFETs 的 NBTI 应力退化步骤如下 ： （1） 通过输出端 OUT1 测量未加应力的新电路即 Fresh 电路的输出频率 fout， 由输出频 率 fout 和分频器的分频系数 N 计算核心电路的正常振荡频率 f0。

17、 ； （2） 在核心电路上施加 Vstress 的 NBTI 应力 ； 权 利 要 求 书 CN 102495352 A 3 3/4 页 4 （3） 应力时间 tstress1 后， 电路配置返回正常振荡状态， 测量核心电路的振荡频率 f1 （NBTI， tstress1） ； （4） 重复步骤 （2） 和 （3） ， 测量核心电路在 NBTI 应力下时间分别为 tstress2、 tstress3 等的振荡频率 f2（NBTI， tstress2） 、 f3（NBTI， tstress3） ； （5） 计算核心电路在 NBTI 应力下的频率变化 f1（NBTI） =f1（NBTI， tstr。

18、ess1） -f0， f2（NBTI） =f2（NBTI， tstress2） -f0， f3（NBTI） =f3（NBTI， tstress3） -f0 ； 二、 测量核心电路反相器中 nMOSFETs 的 PBTI 应力退化步骤如下 ： （1） 通过输出端 OUT1 测量未加应力的新电路的输出频率 fout， 由输出频率 fout 和分 频器的分频系数 N 计算核心电路的正常振荡频率 f0 ； （2） 在核心电路上施加 Vstress 的 PBTI 应力 ； （3） 应力时间 tstress1 后， 电路配置返回正常振荡状态， 测量核心电路的振荡频率 f1 （PBTI， tstress1）。

19、 ； （4） 重复步骤 （2） 和 （3） ， 测量核心电路在 PBTI 应力下时间分别为 tstress2、 tstress3 等的振荡频率 f2（PBTI， tstress2） 、 f3（PBTI， tstress3） ； （5） 计算核心电路在 PBTI 应力下的频率变化 f1（PBTI） =f1（PBTI， tstress1） -f0， f2（PBTI） =f2（PBTI， tstress2） -f0， f3（PBTI） =f3（PBTI， tstress3） -f0 ； 三、 测量核心电路反相器中 pMOSFETs 的 HCI 应力退化步骤如下 ： （1） ， 通过输出端 OUT1 。

20、测量未加应力的新电路的输出频率 fout， 由输出频率 fout 和分 频器的分频系数 N 计算核心电路的正常振荡频率 f0 ； （2） 在核心电路上施加 Vstress 的 HCI 应力 ； （3） 应力时间 tstress1 后， 电路配置返回正常振荡状态， 测量核心电路的振荡频率 f1 （HHI， tstress1） ； （4） 重复步骤 （2） 和 （3） ， 测量核心电路在 HHI 应力下时间分别为 tstress2、 tstress3 等的振荡频率 f2（HHI， tstress2） 、 f3（HHI， tstress3） ； （5） 计算核心电路在 HHI 应力下的频率变化 f1。

21、（HHI） =f1（HHI， tstress1） -f0， f2 （HHI） =f2（HHI， tstress2） -f0， f3（HHI） =f3（HHI， tstress3） -f0 ； 四、 测量核心电路反相器中 nMOSFETs 的 HCI 应力退化步骤如下 ： （1） 通过输出端 OUT1 测量未加应力的新电路的输出频率 fout， 由输出频率 fout 和分 频器的分频系数 N 计算核心电路的正常振荡频率 f0 ； （2） 在核心电路上施加 Vstress 的 HCI 应力 ； （3） 应力时间 tstress1 后， 电路配置返回正常振荡状态， 测量核心电路的振荡频率 f1 （H。

22、EI， tstress1） ； （4） 重复步骤 （2） 和 （3） ， 测量核心电路在 HEI 应力下时间分别为 tstress2、 tstress3 等的振荡频率 f2（HEI， tstress2） 、 f3（HEI， tstress3） ； （5） 计算核心电路在 HEI 应力下的频率变化 f1（HEI） =f1（HEI， tstress1） -f0， f2 （HEI） =f2（HEI， tstress2） -f0， f3（HEI） =f3（HEI， tstress3） -f0 ； 五、 测量核心电路反相器中 CMOSFETs 的动态应力退化步骤如下 ： （1） 通过输出端 OUT1 测。

23、量未加应力的新电路的输出频率 fout， 由输出频率 fout 和分 频器的分频系数 N 计算核心电路的正常振荡频率 f0 ； 权 利 要 求 书 CN 102495352 A 4 4/4 页 5 （2） 在核心电路上施加 Vstress 的动态应力 ； （3） 应力时间 tstress1 后， 电路配置返回正常振荡状态， 测量核心电路的振荡频率 f1 （Dynamic， tstress1） ； （4） 重复步骤 （2） 和 （3） ， 测量核心电路在动态应力下时间分别为 tstress2、 tstress3 等的振荡频率 f2（Dynamic， tstress2） 、 f3（Dynamic，。

24、 tstress3） ； （5）计 算 核 心 电 路 在 动 态 应 力 下 的 频 率 变 化 f1（Dynamic） =f1（Dynamic， tstress1） -f0， f2 （Dynamic） =f2 （Dynamic， tstress2） -f0， f3 （Dynamic） =f3 （Dynamic， tstress3） -f0 ； 六、 另一种测量核心电路反相器中 MOSFETs 的应力退化步骤如下 ： （1） 在核心电路上分别施加 Vstress 的 NBTI、 PBTI、 HHI、 HEI 或动态应力 ； （2） 应力时间 tstress1 后， 电路配置返回正常振荡状态，。

25、 通过 OUT3 测量核心电路与参 照电路 RO_ref 的频率差 f1（Stress， tstress1） =fOUT3 ； （3） 重复步骤 （1） 和 （2） ， 通过 OUT3 测量核心电路在各种应力下时间分别为 tstress2、 tstress3 后 与 参 照 电 路 RO_ref 的 频 率 差 f2（Stress， tstress2） 、 f3（Stress， tstress3） ； 七、 测量核心电路反相器中 pMOSFETs 的 CP 电流 Icpp 的应力退化步骤如下 ： （1） 通过 Icpp 端测量未加应力的新电路的 CP 电流 Icpp0 ； （2） 在核心电路上。

26、分别施加 Vstress 的 NBTI、 PBTI、 HHI、 HEI 或动态应力 ； （3） 应力时间 tstress1 后， 电路配置返回步骤 （1） 的配置， 通过 Icpp 端测量 CP 电流 Icpp1（Stress， tstress1） ； （4） 重复步骤 （2） 和 （3） ， 通过 Icpp 测量核心电路在各种应力下时间分别为 tstress2、 tstress3 后的 CP 电流 Icpp2（Stress， tstress2） 、 Icpp3（Stress， tstress3） ； （5） 计算核心电路在各种应力下的 CP 电流变化 Icpp1（Stress） =Icpp1。

27、（Stress， tstress1） -Icpp0， Icpp2 （Stress） =Icpp2 （Stress， tstress2） -Icpp0， Icpp3 （Stress） =Icpp3（Stress， tstress3） -Icpp0 ； 八、 测量核心电路反相器中 nMOSFETs 的 CP 电流 Icpn 的应力退化步骤如下 ： （1） 通过 Icpn 端测量未加应力的新电路的 CP 电流 Icpn0 ； （2） 在核心电路上分别施加 Vstress 的 NBTI、 PBTI、 HHI、 HEI 或动态应力 ； （3） 应力时间 tstress1 后， 电路配置返回步骤 （1） 。

28、的配置， 通过 Icpn 端测量 CP 电流 Icpn1（Stress， tstress1） ； （4） 重复步骤 （2） 和 （3） ， 通过 Icpn 测量核心电路在各种应力下时间分别为 tstress2、 tstress3 后的 CP 电流 Icpn2（Stress， tstress2） 、 Icpn3（Stress， tstress3） ； （5） 计算核心电路在各种应力下的 CP 电流变化 Icpn1（Stress） =Icpn1（Stress， tstress1） -Icpn0， Icpn2 （Stress） =Icpn2 （Stress， tstress2） -Icpn0， Ic。

29、pn3 （Stress） =Icpn3（Stress， tstress3） -Icpn0。 权 利 要 求 书 CN 102495352 A 5 1/8 页 6 一种集成电路应力退化的多功能测试电路和测试方法 技术领域 0001 本发明属于集成电路可靠性测试技术领域， 具体涉及一种集成电路应力退化的测 试电路和测试方法。 背景技术 0002 偏压温度不稳定性 （BTI） 和热载流子注入 （HCI） 是影响互补型金属氧化物半导体 场效应晶体管 （CMOSFET） 可靠性的两个基本问题。对于由 SiO2 或者 SiON 栅介质构成的纳 米尺度 CMOSFETs， pMOSFET 的负偏压温度不稳定。

30、性 （NBTI） 是影响器件寿命的主要原因。但 是， 对于由高 k 栅介质构成的 CMOSFETs， nMOSFET 的正偏压温度不稳定性 （PBTI） 以及 p 和 nMOSFET 的 HCI 都对器件可靠性有重要影响。 0003 BTI 和 HCI 退化造成 MOSFETs 的驱动电流减小， 或者器件延迟的增加。在 CMOS 电 路的层次上， 上述退化可以利用环形振荡器 （环振或 RO） 在应力后的频率变化来表征。其中 最简单的一种测量电路是以单个 RO 为核心， 通过控制端 （OE） 和电源端的电压变化， 使 RO 分别处在静态应力、 动态应力或者正常振荡状态 V. Reddy et a。

31、l., Impact of NBTI on Digital Circuit Reliability, IRPS,2002, p.248。单 RO 构成的电路虽然结构简单， 但频率变化的测量精度不高。提高测量精度的改进方法是在电路中使用两个 RO， 其中一个 RO 作为参照， 不加应力， 另一个 RO 施加应力， 通过相位比较器测量两个 RO 的频率差 （f） ， 从而获得应力后 RO 的退化特性 T. H. Kim, R. Persaud, and C. H. Kim, Silicon Odometer: An On-Chip Reliability Monitor for Measuring。

32、 Frequency Degradation of Digital Circuits, IEEE JSSC vol.43, p.874, 2008。 0004 在如上所述的测量方法中， 可以结合动态应力退化 （同时包含 BTI 和 HCI） 和静态 应力退化 （仅包含BTI） 测量结果， 区分RO中CMOSFETs的BTI和HCI的退化贡献， 但无法区分 CMOSFETs中pMOSFETs的NBTI和nMOSFETs的PBTI退化， 也无法区分pMOSFETs和nMOSFETs 的HCI退化 J. Keane et al., On-chip reliability monitors for m。

33、easuring circuit degradation, Microelectronics Reliability, vol. 50, p.1039, 2010。 由于nMOSFETs 的 PBTI 退化和 pMOSFETs 的 NBTI 退化具有不同的机理， 对电路的退化或寿命模型会有不同 的贡献， 因此， 在电路的退化测量中区分 nMOSFETs 的 PBTI 退化和 pMOSFETs 的 NBTI 退化对 预测集成电路的工作寿命是需要的。类似地， 在电路中对 pMOSFETs 和 nMOSFETs 独立地施 加 HCI 应力， 测量应力后 HCI 退化也是需要的。 0005 MOSFE。

34、T的BTI和HCI退化的物理原因是应力下沟道/介质之间界面缺陷 （界面态） 的产生和介质内部缺陷或电荷的产生。 由于应力产生的界面态、 介质缺陷和注入电荷 （氧化 层电荷） 对器件的电学特性具有不同的影响， 发展能够区分应力下产生的界面态、 介质缺陷 和注入电荷的测量方法， 对于建立 MOS 器件和电路的退化模型， 表征器件和电路的寿命是 有应用价值的。 0006 传统测量 MOSFET 界面态密度的方法是电荷泵浦 （CP） 的方法。这是一种外部测 量方法， 激励信号由外加脉冲发生器提供， 通过电缆和探针连到待测 MOSFET 的引出焊盘 说 明 书 CN 102495352 A 6 2/8 。

35、页 7 （Pad） 上。这一方法用于测量纳米尺度的 MOSFET 时遇到很大的困难。由于器件面积 （WL） 太小， 在常用的激励脉冲频率下 （MHz） ， CP 电流 Icp 太小， 无法测量。如果提高激励脉冲 频率， 由于电缆、 探针等测量系统的寄生效应， MOSFET 的 Icp 会被寄生信号所掩盖。为了解 决纳米尺度 MOSFET 的 CP 测量， 国际上提出片上测量 CP 的方法 R. Fernandez et al., AC NBTI studied in the 1Hz-2GHz range on dedicated on-chip CMOS circuits, IEDM 2006。

36、, p.1039， 即把被测器件和产生激励脉冲的电路集成在一起， 使 CP 的激励频率可达 2GHz。但上述测量方法中的被测器件还是离散的 （单个器件） ， 即被测器件不构成任何形式 的电路。器件的应力退化只能通过静态特性如 IdVg 和 Icp 来反映， 无法通过器件的动态特 性如延迟来反映， 因此无法与电路的应用直接联系在一起。 发明内容 0007 本发明的目的在于提供一种集成电路应力退化的多功能测试电路和测试方法。 利用本发明的测试电路和测试方法， 可以分别对测试电路中的关键 CMOSFETs 施加 NBTI、 PBTI、 HCI 以及动态应力， 然后利用环振电路的频率或者 CP 电流 。

37、Icp 的变化测量关键 CMOSFETs 在各种应力下的退化特性。 0008 本发明提供的集成电路应力退化的多功能测试电路， 其核心部分 （核心电路） 以一 个环形振荡器 （RO_CP） 为基础， 在 RO_CP 的每两级反相器之间， 接入一组辅助的 pMOSFET 和 nMOSFET， 其中辅助 pMOSFET 和 nMOSFET 的源分别接 RO_CP 的高电位 Vdd1 和低电位 Vss。每 组 pMOSFET 和 nMOSFET 的漏连在一起， 通过一个开关晶体管 S1 和另一个开关晶体管 S2 分 别与前级反相器的输出和后级反相器的输入相连。所有辅助 pMOSFETs 的栅极连在一起。

38、， 接到第一个控制端 Vp ； 所有辅助 nMOSFETs 的栅极连在一起， 接到第二个控制端 Vn。所有 开关晶体管 S1 的栅极连在一起， 接到第三个控制端 VS1 ； 所有开关晶体管 S2 的栅极连在一 起， 接到第四个控制端 VS2。RO_CP 所有反相器中的 pMOSFETs 的衬底连在一起， 接到一个外 部连接端 Icpp ； RO_CP 所有反相器中的 nMOSFETs 的衬底连在一起， 接到另一个外部连接端 Icpn。开关晶体管可由单个 nMOSFET（开关晶体管） 构成， 也可由两个 CMOSFETs 组成的互 补开关电路构成。所有开关晶体管均为 I/O 器件， 具有较厚的栅。

39、介质， 工作电压比核心电路 的工作电压高， 以避免高电平传输时的阈值损失。 0009 核心电路的输出连接到第一分频器的输入， 第一分频器的输出接到第一缓冲器的 输入， 第一缓冲器的输出连到测试电路的第一外接测量端 OUT1。第一分频器和第一缓冲器 的高电位端连到电路的另一个高电源端Vdd2， 并与核心电路的高电源端Vdd1隔离。 如果核 心电路的正常振荡频率是f， 测量仪器 （如示波器或频谱分析仪） 的动态范围为fd， 则分频器 的分频因子 Nf/fd。 0010 除了核心电路， 测试电路还包含一个和核心电路结构相同的参照电路 RO_ref。参 照电路的输出连接到第二分频器的输入， 第二分频器。

40、的输出接到第二缓冲器的输入， 第二 缓冲器的输出连到测试电路的第二外接测量端OUT2。 第二分频器和第二缓冲器的高电位与 第一分频器和第一缓冲器的高电位连在一起， 接到测试电路的另一个高电源端 Vdd2。如果 参照电路的正常振荡频率是 fref， 测量仪器 （如示波器或频谱分析仪） 的动态范围为 fd， 则 分频器的分频因子 Nfref/fd。 0011 测试电路还包含一个相位比较器。 核心电路和参照电路的输出连到相位比较器的 说 明 书 CN 102495352 A 7 3/8 页 8 两个输入， 相位比较器的输出连接到第三个缓冲器的输入， 第三个缓冲器的输出连到测试 电路的第三个外接测量端。

41、OUT3。 相位比较器和第三个缓冲器的高电位端与其它分频器和缓 冲器的高电位端连在一起， 接到测试电路的另一个高电源端 Vdd2。除核心电路 （RO_CP） 外， 测试电路中所有其他电路的低电位端连在一起， 接到测试电路的另一个低电位端 GND， 并与 核心电路的低电位端 Vss 隔离。 0012 参照电路 RO_ref 的输出还通过若干开关晶体管 S 连到核心电路 RO_CP 中所有反 相器的输入端。所有开关晶体管 S 的栅极连在一起， 接到一个外部控制端 VS。开关 S 可由 单个 nMOSFET （开关晶体管） 构成， 也可由两个 CMOSFETs 组成的互补开关电路构成。RO_ref 。

42、中的所有开关晶体管始终处于导通状态， 因此将 RO_ref 中所有开关晶体管的栅极连在一 起， 接到测试电路的另一个高电源端 Vdd3， 并与其他两个高电源端 Vdd1 和 Vdd2 隔离。 0013 整个电路共有 15 个外接接触盘 （Pad） ， 一个核心电路使用的高电源端 Vdd1， 一个 核心电路的低电源端 Vss， 一个参照电路、 分频器、 缓冲器和相位比较器共同使用的高电源 端 Vdd2， 一个参照电路、 分频器、 缓冲期和相位比较器共同使用的低电源端 GND， 一个参照 电路中所有开关的控制端 Vdd3， 三个开关 S、 S1、 S2 的控制端 VS、 VS1、 VS2， 两个 。

43、pMOSFETs 和 nMOSFETs 辅助晶体管的控制端 Vp 和 Vn， 两个 CP 的电压施加和电流 （Icpp 和 Icpn） 测量 端， 三个电路的输出端 OUT1、 OUT2、 OUT3。 0014 综上所述， 本发明提出了一种集成电路应力退化的多功能测试电路和测试方法。 测试电路的核心部分 （核心电路） 以环形振荡器 （环振或 RO） 为基础， 附加辅助晶体管、 开关 晶体管和外接控制端。通过控制端控制辅助晶体管的导通 / 截止状态和开关晶体管的开关 状态， 可以分别使核心电路处于正常振荡、 应力振荡， pMOSFETs 的施加负偏压温度不稳定性 (NBTI) 应力、 nMOSF。

44、ETs 的正偏压温度不稳定性 (PBTI) 应力， pMOSFETs 或 nMOSFETs 的热空 穴注入 （HHI 或 pHCI） 或热电子注入 （HEI 或 nHCI） 应力， 以及 pMOSFETs 或 nMOSFETs 的电荷 泵浦 （CP） 测量状态。除了核心电路， 测试电路还包括一个参照电路、 一个相位比较器、 两个 分频器和三个缓冲器等辅助电路。参照电路的结构与核心电路相同， 但电路中的 CMOSFETs 不受任何应力， 即参照电路的输出频率始终跟正常振荡状态下核心电路的输出频率相同。 在核心电路的应力退化测试中， 参照电路可以被用于频率参照， 也可以被用于脉冲发生源， 以进行核。

45、心电路反相器中 CMOSFETs 的 CP 测量。因此， 本发明电路既可以通过环振的频率 变化， 也可以通过 CMOSFETs 的 CP 电流变化， 测量 CMOSFETs 器件和电路的应力退化特性， 包 括动态应力退化特性， pMOSFETs 的 NBTI 应力退化特性， nMOSFETs 的 PBTI 应力退化特性， pMOSFETs 的热空穴注入退化特性以及 nMOSFETs 的热电子注入退化特性。 附图说明 0015 图 1 是本发明可靠性测试电路的结构图。 0016 图 2 是测试电路核心部分 ： 核心电路图。 0017 图 3 是测试电路的参照部分 ： 参照电路图。 0018 图 。

46、4 是开关的一种替代电路图。 0019 图 5 是分频器的一种电路结构图。 0020 图 6 是缓冲器的一种电路结构图 ； 图 7 是相位比较器的一种结构图。 说 明 书 CN 102495352 A 8 4/8 页 9 0021 图 8 是测试电路的一种版图架构。 0022 图 9 是测试电路与外围仪器的一种连接和配置图。 0023 图 10 是核心电路 RO_CP 处于正常振荡状态时的偏压配置图。 0024 图 11 是核心电路 RO_CP 反相器中的 pMOSFETs 处于 NBTI 应力时的偏压配置图。 0025 图 12 是核心电路 RO_CP 反相器中的 nMOSFETs 处于 P。

47、BTI 应力时的偏压配置图。 0026 图 13 是核心电路 RO_CP 反相器中的 pMOSFETs 处于 HCI 应力时的偏压配置图。 0027 图 14 是核心电路 RO_CP 反相器中的 nMOSFETs 处于 HCI 应力时的偏压配置图。 0028 图 15 是核心电路 RO_CP 反相器中的 CMOSFETs 处于动态应力时的偏压配置图。 0029 图 16 是核心电路 RO_CP 反相器中的 pMOSFETs 处于 Icpp 测量时的偏压配置图。 0030 图 17 是核心电路 RO_CP 反相器中的 nMOSFETs 处于 Icpn 测量时的偏压配置图。 0031 图中标号 ：。

48、 1 为环形振荡器 RO_CP， 3 为第一分频电路， 4 为第一缓冲电路， 5 为参照 电路 RO_ref， 6 为第二分频电路， 7 为第二缓冲电路 ； 8 为相位比较器， 9 为第三缓冲电路 ； 11为辅助pMOSFET， 12为辅助nMOSFET， 13为开关晶体管S1， 14为开关晶体管S2， 51为开关 晶体管 S ； 201 为环形振荡器 RO_CP 的高电位， 202 为 RO_CP 的低电位 Vss， 203 为第一控制 端Vp， 204为第二控制端Vn ； 205为第三控制端VS1， 206为第四控制端VS2 ； 207为外部连接 端 Icpp ； 208 为外部连接端 I。

49、cpn ； 209 为外部测量端 OUT1， 210 为外部测量端 OUT2 ； 211 为第三个外部测量端 OUT3， 212 为外部控制端 VS。 具体实施方式 0032 本发明电路和方法用于集成电路可靠性测试， 特别是针对集成电路中 CMOSFETs 在 NBTI、 PBTI、 HCI 和动态应力下的退化测试。测试参量包括环振反相器中 CMOSFETs 应力 退化引起的频率变化， 还包括 CMOSFETs 在应力下产生的 CP 电流。整体电路如图 1 所示， 共 有 15 个外部接触盘 （Pad） ， 分别为核心电路的高电源端 Vdd1， 核心电路的低电源端 Vss， 参 照电路、 分频器、 缓冲器和相位比较器共同使用的高电源端 Vdd2， 参照电路、 分频器、 缓冲器 和相位比较器共同使用的低电源端GND， 参照电路中所有开关的控制端Vdd3,开关S、 S1、 S2 的控制端 VS、 VS1、 VS2， pMOSFETs 和 nMOSFETs 辅助晶体管的控制端 Vp 和 Vn， CP 。