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1、(10)申请公布号 CN 104025197 A (43)申请公布日 2014.09.03 CN 104025197 A (21)申请号 201280063510.2 (22)申请日 2012.11.19 13/332,868 2011.12.21 US G11C 16/16(2006.01) G11C 16/04(2006.01) G11C 16/34(2006.01) (71)申请人 桑迪士克科技股份有限公司 地址 美国得克萨斯州 (72)发明人 H. 李 X. 科斯塔 (74)专利代理机构 北京市柳沈律师事务所 11105 代理人 万里晴 (54) 发明名称 3D 非易失性存储器的擦除禁。
2、止 (57) 摘要 用于 3D 堆叠的存储器设备的擦除处理进行 对 NAND 串的双侧擦除直到一个或多个 NAND 串通 过擦除 - 验证测试 (518)， 然后进行其余 NAND 串 的一侧擦除 (526)。双侧擦除从源极侧端和漏极 侧端对 NAND 串的主体充电 (510)， 而一侧擦除从 漏极侧端对 NAND 串的主体充电。与一个位线相 关联的 NAND 串形成集合。当该集合满足集合擦 除 - 验证条件时， 比如该集合的一个、 所有或者某 些指定部分的 NAND 串通过擦除 - 验证测试时， 可 以发生到一侧擦除的切换 (518)。当不多于指定 数量的 NAND 串没有满足擦除 - 验证。
3、测试时， 擦除 操作可以结束 (516,520)。因此， 减少了存储器单 元的擦除降级 (degration)。 (30)优先权数据 (85)PCT国际申请进入国家阶段日 2014.06.20 (86)PCT国际申请的申请数据 PCT/US2012/065740 2012.11.19 (87)PCT国际申请的公布数据 WO2013/095832 EN 2013.06.27 (51)Int.Cl. 权利要求书 3 页 说明书 14 页 附图 24 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书14页 附图24页 (10)申请公布号 CN 104025197。
4、 A CN 104025197 A 1/3 页 2 1. 一种 3D 堆叠的非易失性存储器设备， 包括 ： 基板 (101) ； 堆叠的非易失性存储器单元阵列 (150)， 由该基板承载并且包括存储器串的多个集合 (NAS0 到 NSA5， NSB0 到 NSB5)， 并且每个存储器串包括在该存储器串的漏极端 (278,306) 和 该存储器串的源极端 (302,304) 之间的多个存储器单元 (MC0,0 到 MC6,11) ； 多个位线 (BLA0 到 BLAn， BLB0 到 BLBn)， 其中对于存储器串的每个集合， 所述多个位线 中的相应位线连接到该存储串的集合中的每个存储器串的漏极。
5、端 ； 至少一个源极线 (SLA0 到 SLA2， SLB0 到 SLBn)， 连接到存储器串的每个集合中的至少 一个存储器串的源极端 ； 以及 至少一个控制电路 (110,112,114,116,140,150,160,165) 与该堆叠的非易失性存储 器单元阵列、 该多个位线和该至少一个源极线通信， 该至少一个控制电路 ： 在对于存储器串 的多个集合的擦除操作中进行一个擦除 - 验证重复 (EV0 到 EV7) ： 向所述多个位线中的每 个位线施加擦除电压， 然后确定所述存储器串的集合的至少一个是否达到集合擦除 - 验证 条件， 所述存储器串的集合的至少一个连接到所述位线中的至少一个位线 。
6、； 以及在擦除操 作中进行下一擦除 - 验证重复 ： (i) 如果所述存储器串的集合的至少一个达到了所述集合 擦除 - 验证条件， 则向所述多个位线中的除了该至少一个位线的其余位线施加擦除电压， 并向该至少一个位线施加擦除-禁止电压 ； 以及(ii)如果所述存储器串的集合的至少一个 没有达到该集合擦除 - 验证条件， 则向所述多个位线中的每个位线施加擦除电压。 2. 如权利要求 1 所述的 3D 堆叠的非易失性存储器设备， 其中 ： 所述擦除电压包括初始的较低电平 (Vsg) 和随后的峰值电平 (Verase0 到 Verase7) ； 以及 所述擦除禁止电压超过所述初始的较低电平达 0-2V。
7、 的余量 ()。 3. 如权利要求 1 或 2 所述的 3D 堆叠的非易失性存储器设备， 其中 ： 所述存储器串的多个集合处于一个块 (BLK0， BLK1， BLK0A， BLK1A， BLK0B， BLK1B) 中 ； 以 及 当所述块满足块擦除 - 验证条件时， 所述至少一个控制电路结束所述擦除操作， 当不 多于指定数量的存储器串没有通过擦除 - 验证测试时， 满足该块擦除 - 验证条件。 4. 如权利要求 1 到 3 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 当所述至少一个控制电路确定所述存储器串的集合的至少一个中的至少一个存储器 串通过擦除-验证测试时， 所述存储。
8、器串的集合的至少一个达到所述集合擦除-验证条件。 5. 如权利要求 1-4 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 所述位线彼此平行地延伸并且所述至少一个源极线对于所述位线横向延伸。 6. 如权利要求 1-5 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 每个存储器串包括 U 形 NAND 串 ； 以及 所述至少一个源极线连接到所述存储器串的每个集合中的两个相邻的存储器串的源 极端。 7. 如权利要求 1-6 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 存储器串的每个集合包括多个 U 形 NAND 串 ； 以及 对于存储器串的每个集合， 。
9、所述多个位线中的相应位线连接到每个U形NAND串的漏极 权 利 要 求 书 CN 104025197 A 2 2/3 页 3 端。 8. 如权利要求 1-7 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 每个存储器串包括 U 形 NAND 串 ； 以及 每个 U 形 NAND 串包括存储器单元的源极侧列 (C1， C2， C5， C6， C9， C10) 以及存储器单 元的漏极侧列 (C0， C3， C4， C7， C8， C11)。 9. 如权利要求 1-8 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 当向所述多个位线中的每个位线施加擦除电压时， 所述至少一。
10、个控制电路为了擦除所 述存储器串的每个集合中的一个或多个存储器单元而将所述一个或多个存储器单元的控 制栅极电压浮置， 然后将该控制栅极电压向下驱动到较低的固定电平。 10. 如权利要求 1-9 的任意一项所述的 3D 堆叠的非易失性存储器设备， 其中 ： 每个存储器串包括在该存储器串的漏极端处的漏极侧选择栅极(SGD0到SGD5)以及在 该存储器串的源极端处的源极侧选择栅极 (SGS0 到 SGS5) ； 在所述一个擦除 - 验证重复期间， 所述至少一个控制电路向所述至少一个源极线施加 擦除电压 ； 以及 在所述下一擦除 - 验证重复期间， 如果所述存储器串的集合的至少一个达到所述集合 擦除 。
11、- 验证条件， 则所述至少一个控制电路驱动所述源极侧选择栅极的每个的电压 (Vsg) 并向所述至少一个源极线施加擦除 - 禁止电压。 11. 一种用于在 3D 堆叠的非易失性存储器设备中进行擦除操作的方法， 包括 ： 进行对于堆叠的非易失性存储器单元阵列 (150) 的擦除操作的至少一个擦除 - 验证 重复 (EV0 到 EV7)， 该堆叠的非易失性存储器单元阵列包括存储器串的多个集合 (NAS0 到 NSA5， NSB0到NSB5)， 并且每个存储器串包括在该存储器串的漏极端(278,306)和该存储器 串的源极端 (302,304) 之间的多个存储器单元 (MC0,0 到 MC6,11)，。
12、 所述存储器串的每个集 合中的存储器串的漏极端连接到多个位线 (BLA0 到 BLAn， BLB0 到 BLBn) 中的相应位线， 并 且所述存储器串的源极端连接到至少一个源极线 (SLA0 到 SLA2， SLB0 到 SLBn)， 所述至少 一个擦除-验证操作的每个擦除-验证重复从至少所述漏极端对所述存储器串的每个的主 体 (299) 充电 ； 确定连接到所述位线中的至少一个位线的存储器串的集合的至少一个是否达到集合 擦除 - 验证条件 ； 以及 进行所述擦除操作的下一擦除 - 验证重复， 使得如果所述存储器串的集合的至少一个 达到了所述集合擦除 - 验证条件， 则所述擦除操作的下一擦除 。
13、- 验证重复从连接到所述多 个位线中的除了该至少一个位线的其余位线的每个存储器串的漏极端对所述每个存储器 串的主体充电， 并且不对连接到所述至少一个位线的每个存储器串的主体充电， 并且如果 所述存储器串的集合的至少一个没有达到该集合擦除 - 验证条件， 则所述擦除操作的下一 擦除 - 验证重复从至少所述漏极端对每个存储器串的主体充电。 12. 如权利要求 11 所述的方法， 其中 ： 所述确定包括确定所述存储器串的集合之一中的每个存储器串通过擦除 - 验证测试。 13. 如权利要求 11 或 12 所述的方法， 其中 ： 所述至少一个擦除-验证操作的每个擦除-验证重复通过向每个存储器串的漏极端。
14、施 加擦除电压而对每个存储器串的主体充电 ； 以及 权 利 要 求 书 CN 104025197 A 3 3/3 页 4 如果所述存储器串的集合的至少一个达到了所述集合擦除 - 验证条件， 则所述下一擦 除 - 验证重复 ： (c) 通过向连接到所述其余位线的每个存储器串的漏极端施加擦除电压而 对所述连接到所述其余位线的每个存储器串的主体充电， 以及 (d) 向连接到所述至少一个 位线的每个存储器串的漏极端施加擦除 - 禁止电压， 并驱动 (Vsg) 在连接到所述至少一个 位线的每个存储器串的源极端处的源极侧选择栅极。 14. 如权利要求 11 到 13 的任意一项所述的方法， 其中 ： 如果。
15、所述存储器串的集合的至少一个达到所述集合擦除 - 验证条件， 则所述进行下一 擦除 - 验证重复包括将在连接到所述至少一个位线的每个存储器串的源极端处的源极侧 选择栅极浮置， 使得连接到所述至少一个位线的每个存储器串不经历擦除。 15. 如权利要求 11 到 14 的任意一项所述的方法， 其中 ： 所述至少一个擦除-验证重复的每个擦除-验证重复从源极端对所述每个存储器串的 主体充电， 使得每个存储器串经历双侧擦除 ； 以及 如果所述存储器串的集合的至少一个达到所述集合擦除 - 验证条件， 则所述下一擦 除 - 验证重复不对连接到所述其余位线的每个存储器串的主体充电， 使得连接到所述其余 位线的。
16、每个存储器串经历一侧擦除。 权 利 要 求 书 CN 104025197 A 4 1/14 页 5 3D 非易失性存储器的擦除禁止 技术领域 0001 本发明涉及用于擦除 3D 非易失性存储器设备中的存储器单元的技术。 背景技术 0002 近来， 已经提出了使用有时称为位成本可扩展(Bit Cost Scalable)(BiCS)架构的 3D堆叠的存储器结构的极高密度存储设备。 例如， 3D NAND堆叠的存储器设备可以由交替的 导电层和介电层的阵列形成。在这些层中钻出存储器孔以同时定义许多存储器层。然后通 过用适当的材料填充存储器孔来形成 NAND 串。直的 NAND 串在一个存储器孔中延伸。
17、， 而管 形或 U 形 NAND 串 (P-BiCS) 包括一对垂直列的存储器单元， 该对垂直列的存储器单元在两 个存储器孔中延伸并且通过底部背栅极 (back gate) 而接合。存储器单元的控制栅极由导 电层提供。 附图说明 0003 在不同的图中， 类似标号的元素指代共同的组件。 0004 图 1A 是 3D 堆叠的非易失性存储器设备的透视图。 0005 图 1B 是图 1A 的 3D 堆叠的非易失性存储器设备 100 的功能框图。 0006 图 1C 绘出包括 U 形 NAND 串的图 1A 的块 BLK0 的实施例。 0007 图 1D 绘出包括直的 NAND 串的图 1A 的块 B。
18、LK0 的实施例。 0008 图 2A 绘出具有与图 1C 一致的 U 形 NAND 串的 3D 非易失性存储器设备的字线层的 顶视图， 示出了字线层部分和相关联的驱动器。 0009 图 2B 绘出图 2A 的 3D 非易失性存储器设备的选择栅极层的顶视图， 示出了漏极侧 选择栅极线、 源极侧选择栅极线和相关联的驱动器。 0010 图 2C 绘出图 2A 的 3D 非易失性存储器设备的源极线层的顶视图， 示出源极线和相 关联的驱动器。 0011 图 2D 绘出图 2A 的 3D 非易失性存储器设备的位线层的顶视图， 示出了位线和相关 联的驱动器。 0012 图 2E 绘出图 2A 的 3D 非。
19、易失性存储器设备的块的沿着图 2A 的 NAND 串的集合 A0 的线 200 的截面图。 0013 图 2F 绘出图 2E 的列 C0 的区域 269 的近距离视图， 示出了漏极侧选择栅极 SGD0 和存储器单元 Mc6,0。 0014 图 2G 绘出图 2F 的列 C0 的截面图。 0015 图 3 绘出图 2E 中的诸如集合 A0 的 NAND 串的示例集合中的存储器单元的布置。 0016 图 4A 绘出擦除的状态和较高的数据状态的阈值电压分布。 0017 图 4B 绘出擦除操作中的一系列擦除脉冲和验证脉冲。 0018 图 5A 绘出对于存储器单元的块的擦除操作的一个实施例。 0019 。
20、图 5B 绘出图 5A 的步骤 510( 两侧擦除 ) 的细节。 说 明 书 CN 104025197 A 5 2/14 页 6 0020 图 5C 绘出图 5A 的步骤 526( 一侧擦除 ) 的细节。 0021 图 6A-6E 绘出擦除操作的擦除验证迭代 (iteration) 的擦除部分中的电压。 0022 图 7A-7C 绘出擦除操作的擦除验证迭代的验证部分中的电压。 0023 图 8A 绘出具有与图 1D 一致的直的 NAND 串的 3D 非易失性存储器设备的字线层的 顶视图， 示出相关联的驱动器。 0024 图 8B 绘出图 8A 的 3D 非易失性存储器设备的选择栅极层的顶视图，。
21、 示出漏极侧选 择栅极线和相关联的驱动器。 0025 图 8C 绘出图 8A 的 3D 非易失性存储器设备的选择栅极层的顶视图， 示出源极侧选 择栅极线和相关联的驱动器。 0026 图 8D 绘出图 8A 的 3D 非易失性存储器设备的源极线层的顶视图， 示出源极线和相 关联的驱动器。 0027 图 8E 绘出图 8A 的 3D 非易失性存储器的位线层的顶视图， 示出位线和相关联的驱 动器。 0028 图 8F 绘出图 8A 的 3D 非易失性存储器设备的块的沿着图 8A 的 NAND 串的集合 B0 的线 800 的截面图。 0029 图 9 绘出图 8F 中的诸如集合 B0 的 NAND 。
22、串的示例集合中的存储器单元的布置。 具体实施方式 0030 3D 堆叠的非易失性存储器设备可以按多个块布置， 其中通常每次一个块地进行擦 除操作。擦除操作可以包括多个擦除 - 验证重复， 进行这些擦除 - 验证重复直到满足该块 的擦除 - 验证条件， 此时擦除操作结束。一种方法是擦除 - 验证条件允许预定数量的失败 位。也就是说， 即使小数量的存储器单元还没有达到擦除状态， 也可以声称擦除操作成功。 但是， 此方法不禁止过度擦除快速擦除的存储器单元。 因此， 可能发生某些存储器单元的过 度擦除， 导致随着在隧穿路径中累积过多的孔， 存储器单元严重降级。 0031 但是， 不同于 2D NAND。
23、 结构， 在 2D NAND 结构中 p- 井基板对于所有块是公共的， 3D 堆叠的非易失性存储器设备具有用于每个 NAND 串沟道的各自的薄多晶硅主体， 其偏压可 以由位线 (BL)、 源极线 (SL)、 漏极侧选择栅极 (SGD) 和源极侧选择栅极 (SGS) 电压来控制。 在称为两侧擦除的正常擦除操作中， 在 SGD 和 SGS 晶体管两者处产生栅极引发的漏极泄漏 (GIDL) 电流。BL 和 SL 被偏压在 Verase， 并且 SGD 和 SGS 被偏压在 Vsg。在一个方法中， 一 旦与相同位线相关联的所有存储器单元通过擦除 - 验证测试 ( 例如达到擦除状态 )， 相关 联的位线。
24、电压就降低到 Vsg+(0 2V)， 以便在位线 / 漏极侧在下一擦除脉冲时不产生 GIDL 电流。同时， 源极线电压也降低到 Vsg+(0 2V)， 使得对于所有沟道， 在源极线侧将不产生 对于擦除操作的所有接下来的擦除脉冲的 GIDL 电流。因此， 对于通过擦除 - 验证测试的存 储器单元实现擦除禁止， 而没有通过的那些存储器单元将在一侧擦除中被仅在位线侧产生 的 GIDL 电流而擦除。这避免了对相对快速达到擦除状态的单元的过度擦除。 0032 在以下讨论中， 在图 1A 到图 3 以及图 8A 到图 9 中大体地提供 3D 堆叠的非易失性 存储器设备的结构细节， 并且在图 4A 到图 7。
25、C 中大体地提供擦除操作的细节。 0033 图 1A 是 3D 堆叠的非易失性存储器设备的透视图。存储器设备 100 包括基板 101。 在该基板上是存储器单元的示例的块BLK0和BLK1以及具有用于由块使用的电路的外围区 说 明 书 CN 104025197 A 6 3/14 页 7 域 106。基板 101 还可以承载在块之下的电路以及在导电路径中图案化 (pattern) 的用于 运载电路的信号的一个或多个较低金属层。块被形成在存储器设备的中间区域 102 中。在 存储器设备的较高区域 103 中， 在导电路径中图案化一个或多个较高金属层以运载电路的 信号。每个块包括存储器单元的堆叠区域。
26、， 其中堆叠的交替的级 (level) 表示字线。在一 个可能的方法中， 每个块具有相对的分层侧， 垂直接触从该相对的分层侧向上延伸到较高 金属层以形成到导电路径的连接。尽管绘出了两个块作为例子， 但是可以使用在 x 方向和 /y 方向延伸的另外的块。 0034 在一个可能的方法中， 平面在 x 方向上的长度表示到字线的信号路径在一个或多 个较高金属层中延伸的方向， 并且平面在 y 方向上的宽度表示到位线的信号路径在一个或 多个较高金属层中延伸的方向。z 方向表示存储器设备的高度。 0035 图 1B 是图 1A 的 3D 堆叠的非易失性存储器设备 100 的功能框图。存储器设备 100 可以。
27、包括一个或多个存储器裸片 108。存储器裸片 108 包括存储元件 150 的 3D( 三维 ) 存 储器阵列 ( 例如包括块 BLK0 和 BLK1)、 控制电路 110 以及读 / 写电路 165。存储器阵列 150 可由字线经由行解码器 130 寻址以及由位线经由列解码器 160 寻址。读 / 写电路 165 包括 多个感测块140(感测电路)， 并允许并行读取或编程一页的存储元件。 通常， 控制器150被 包括在与一个或多个存储器裸片 108 相同的存储器设备 100( 例如可移除存储卡 ) 中。经 由线 120 在主机和和控制器 150 之间以及经由线 118 在控制器以及一个或多个。
28、存储器裸片 108 之间传送命令和数据。 0036 控制电路 110 与读 / 写电路 165 协作以对存储器阵列 150 进行存储器操作， 并且 包括状态机 112、 芯片上地址解码器 114 和电力控制模块 116。状态机 112 提供对存储器操 作的芯片级控制。芯片上地址解码器 114 提供在由主机或存储器控制器使用的地址与由解 码器 130 和 160 使用的硬件地址之间的地址接口。电力控制模块 116 控制在存储器操作期 间提供给字线和位线的电力和电压。其可以包括用于字线层和字线层部分的驱动器、 漏极 侧以及源极侧选择栅极驱动器 ( 例如指代例如诸如 NAND 串的存储器单元串的漏极。
29、侧和源 极侧或者端 ) 以及源极线。在一种方法中， 感测块 140 可以包括位线驱动器。 0037 在一些实现方式中， 一些组件可以被组合。在各种设计中， 除了存储器阵列 150 之 外的组件中的一个或多个 ( 单独地或者组合地 ) 可以被认为是至少一个控制电路。例如， 至少一个控制电路可以包括以下的任意一个或其组合 ： 控制电路 110、 状态机 112、 解码器 114/160、 电力控制 116、 感测块 140、 读 / 写电路 165 和控制器 150， 等等。 0038 在另一实施例中， 非易失性存储器系统使用双行 / 列解码器和读 / 写电路。在阵 列的相对侧以对称方式实现各种外。
30、围电路对存储器阵列 150 的访问， 使得每侧的访问线和 电路的密度降低一半。 因此， 行解码器被分割为两个行解码器， 并且列解码器被分割为两个 列解码器。类似地， 读 / 写电路被分割为从阵列 150 的底部连接到位线的读 / 写电路和从 阵列 150 的顶部连接到位线的读 / 写电路。以此方式， 读 / 写模块的密度降低一半。 0039 也可以使用除了 NAND 闪存之外的其他类型的非易失性存储器。 0040 图 1C 绘出图 1A 的块 BLK0 的实施例， 其包括 U 形 NAND 串。块 BLK0 包括按集合 ( 集合 A0、 集合 A1、 集合 A2、 集合 A3、 、 集合 An。
31、， 其中一块中存在 n-1 个集合 ) 布置的 U 形 NAND 串。每个 NAND 串集合与一条位线 (BLA0、 BLA1、 BLA2、 BLA3、 BLAn) 相关联。 在一种方法中， 与一条位线相关联的一个块中的所有 NAND 串处于相同的集合中。因此每 说 明 书 CN 104025197 A 7 4/14 页 8 个 U 形 NAND 串具有两列存储器单元漏极侧列和源极侧列。例如， 集合 A0 包括 NAND 串 NSA0( 具有漏极侧列 C0 和源极侧列 C1)、 NSA1( 具有漏极侧列 C3 和源极侧列 C2)、 NSA2( 具 有漏极侧列 C4 和源极侧列 C5)、 NSA。
32、3( 具有漏极侧列 C7 和源极侧列 C6)、 NSA4( 具有漏极侧 列 C8 和源极侧列 C9) 以及 NSA5( 具有漏极侧列 C11 和源极侧列 C10)。源极线横向延伸到 位线， 并且包括 SLA0、 SLA1 和 SLA2。源极线接合集合中的源极侧列的相邻 NAND 串。例如， SLA0 接合 C1 和 C2， SLA1 接合 C5 和 C6， SLA2 接合 C9 和 C10。在一个方法中， 一块中的源极 线彼此接合并且由一个驱动器来驱动。 在此例子中， 位线和源极线在存储器单元阵列之上。 0041 图 1D 绘出了包括直的 NAND 串的图 1A 的块 BLK0 的实施例。块 。
33、BLK0B 包括按集合 布置的直的 NAND 串 ( 集合 B0、 集合 B1、 集合 B2、 集合 B3、 、 集合 Bn， 其中一个块中存在 n-1 个集合 )。每个 NAND 串集合与一条位线相关联 (BLB0、 BLB1、 BLB2、 BLB3、 BLBn)。 在一个方法中， 与一条位线相关联的一块中的所有 NAND 串处于相同的集合中。每个直的 NAND 串具有一列存储器单元。例如， 集合 A0 包括 NAND 串 NSB0、 NSB1、 NSB2、 NSB3、 NSB4 和 NSB5。源极线平行地延伸到位线并且包括 SLB0、 SLB1、 SLB2、 SLB3、 SLBn。在一个方。
34、 法中， 一块中的源极线彼此接合并且由一个驱动器来驱动。 在此例子中， 位线在存储器单元 阵列之上， 并且源极线在存储器单元阵列之下。 0042 图 2A 绘出与图 1C 一致的具有 U 形 NAND 串的 3D 非易失性存储器设备的字线层的 顶视图， 示出了字线层部分和相关联的驱动器。这是堆叠中的多个字线层中的代表层。还 参考图 2E， 该堆叠包括交替的介电层和导电层。介电层包括 D0 到 D8 并且可以由例如 SiO2 制成。 导电层包括 ： BG， 其是背栅极层 ； WL0到WL6， 其形成字线层， 例如到该层处的存储器单 元的控制栅极的导电路径 ； 以及 SG， 其形成选择栅极层， 例。
35、如到 NAND 串的选择栅极的控制 栅极的导电路径。图 2A 的字线层可以表示例如 WL0 到 WL6 的任意一个。导电层可以包括 例如掺杂的多晶硅或者金属硅化物。5-10V 的示例电压可以被施加到背栅极以维持连接漏 极侧和源极侧列的导电状态。 0043 图 2A 绘出图 1C 的块 BLK0A 以及类似的块 BLK1A 作为例子。对于每个块， 字线层 被划分为两个字线层部分， 例如在 BLK0A 中的字线层部分 WLA1 和 WLA2 以及在 BLK1A 中的 WLB1 和 WLB2。每个块包括狭缝图案。狭缝涉及例如在堆叠中通常从底部的蚀刻停止层垂 直地延伸到堆叠的至少顶部层的空隙(void。
36、)。 可以用绝缘物填充该狭缝以将字线层部分彼 此绝缘。 BLK0A的狭缝208是在块中以Z字形样式延伸的单个连续的狭缝， 使得该块被划分 为两个部分 WLA1 和 WLA2， 它们彼此绝缘。类似地， BLK1A 的狭缝 209 将 BLK1A 划分为两个 部分 WLB1 和 WLB2， 它们彼此绝缘。此方法在扩展存储器单元方面可以提供更大的灵活性， 因为可以独立地驱动字线层部分。 0044 每个块包括由圆圈表示的柱形的、 例如垂直的存储器单元孔或柱的行。每行表示 该图中的垂直组的列。存储器孔在该堆叠中垂直地延伸并且包括诸如按垂直的 NAND 串的 存储器单元。 BLK0A中的沿着线200的存储。
37、器单元的示例列包括C0到C11。 该图表示简化， 因为通常将使用延伸至该图的右侧和左侧的更多行的存储器孔。而且， 这些图不是一定按 比例的。存储器单元的列可以布置在 BLK0A 中的子块 201 到 206 以及 BLK1A 中的子块 221 到 226。当使用 U 形 NAND 串时， 每个子块可以包括两相邻行的存储器单元的列。在子块中， 相邻行通过狭缝而分离。 在狭缝的一侧的存储器单元的列是漏极侧列(例如图2E中的C0、 C3、 C4、 C7、 C8 和 C11)， 并且在狭缝的另一侧的存储器单元的列是源极侧列 ( 例如图 2E 中 说 明 书 CN 104025197 A 8 5/14 。
38、页 9 的 C1、 C2、 C5、 C6、 C9 和 C10)。注意， 两个漏极侧列之间的两个源极侧列的样式在 y 方向上 重复。 0045 字线驱动器 WL0A1-DR、 WL0A2-DR、 WL1A1-DR 和 WL1A2-DR 分别向字线层部分 WLA1、 WLA2、 WLB1 和 WLB2 独立地提供诸如电压波形的信号。 0046 附图不是按比例的并且没有示出所有的存储器列。例如， 更现实的块可能如所示 在 y 方向上具有 12 个存储器列， 但是在 x 方向上具有非常大的数量、 比如 32k 个存储器列， 一块中总共 384k 个存储器列。对于 U 形 NAND 串， 存在 192K。
39、 个 NAND 串。对于直的 NAND 串， 存在 384k 个 NAND 串。 0047 图 2B 绘出图 2A 的 3D 非易失性存储器设备的选择栅极层的顶视图， 示出了漏极侧 选择栅极线、 源极侧选择栅极线和相关联的驱动器。例如， 这可以表示图 2E 的层 SG。单独 的选择栅极线、 例如导线或路径与存储器单元列的每行相关联。 此外， 单独的选择栅极线可 以连接到 U 形 NAND 串的漏极侧列和源极侧列。例如， BLK0A 包括 ： 漏极侧选择栅极线 231、 234、 235、 238、 239 和 242， 它们分别由选择栅极驱动器 SGD0A0-DR 到 SGD0A5-DR 驱动。
40、 ； 以及 源极侧选择栅极线232、 233、 236、 237、 240和241， 它们分别由选择栅极驱动器SGS0A0-DR到 SGS0A5-DR 驱动 (DR 表示驱动器 )。类似地， BLK1 包括 ： 漏极侧选择栅极线 251、 254、 255、 258、 259和262， 它们分别由选择栅极驱动器SGD6-DR到SGD11-DR驱动 ； 以及源极侧选择栅 极线252、 253、 256、 257、 260和261， 它们分别由选择栅极驱动器SGS0A1-DR到SGS1A5-DR驱 动。选择栅极驱动器向选择栅极线提供诸如电压波形的信号。 0048 图 2C 绘出图 2A 的 3D 。
41、非易失性存储器设备的源极线层的顶视图， 示出源极线和相 关联的驱动器。例如， 这可以表示图 2E 的层 SL。源极线、 例如导线或路径与存储器单元的 源极侧列的行的对相关联。源极线连接到 U 形或直的 NAND 串的源极侧端。例如， BLK0A 包 括源极线 271( 例如连接到 C0 和 C1)、 272( 例如连接到 C5 和 C6) 和 273( 例如连接到 C9 和 C10)。类似地， BLK1A 包括源极线 274、 275 和 276。源极线驱动器向源极线提供诸如电压 波形的信号。例如， SL0A-DR 向源极线 271 到 273 提供信号， 并且 SL1A-DR 向源极线 27。
42、4 到 276 提供信号。 0049 图 2D 绘出图 2A 的 3D 非易失性存储器设备的位线层的顶视图， 示出了位线和相关 联的驱动器。例如， 这可以表示图 2E 的层 BL。位线、 例如导线或路径与在该图中在水平线 上延伸的存储器单元列的集合相关联。位线延伸跨过横向地彼此相邻的多个块。位线连接 到 U 形或直的 NAND 串的漏极侧端， 例如连接到 NAND 串的垂直通道 (channel) 或主体。例 如， 位线 281 到 295 分别由位线驱动器 BL0-DR 到 BL14-DR 驱动。位线驱动器向 NAND 串的 末端提供诸如电压波形的信号。每个位线可以独立地被驱动。 0050 。
43、图2E绘出图2A的3D非易失性存储器设备的块的沿着图2A的NAND串的SetA0的 线 200 的截面图。存储器单元 C0 到 C11 的列绘出在多层堆叠中， 堆叠 277 包括基板 101、 在 基板上的绝缘膜 109 以及在绝缘膜上的作为导电层的背栅极层 BG。在 U 形 NAND 串的存储 器单元列的对以下在背栅极的部分中提供沟槽。 在沟槽中还提供在列中提供的形成存储器 单元的材料层， 并且沟槽中的其余空间用半导体材料填充以提供连接列的链接部分 263 到 268。背栅极因此链接每个 U 形 NAND 串的两列。例如 NAS0 包括列 C0 和 C1 以及连接部分 263。NSA0 具有。
44、漏极端 278 和源极端 302。NSA1 包括列 C2 和 C3 以及连接部分 264。NSA1 具有漏极端 306 和源极端 304。NSA2 包括列 C4 和 C5 以及连接部分 265。NSA3 包括列 C6 说 明 书 CN 104025197 A 9 6/14 页 10 和 C7 以及连接部分 266。NSA4 包括列 C8 和 C9 以及连接部分 267。NSA5 包括列 C10 和 C11 以及连接部分 268。 0051 源极线SLA0分别连接到存储器串的SetA0中的两个相邻的存储器串NSA0和NSA1 的源极端 302 和 304。源极线 SLA0 还连接到在 x 方向上。
45、在 NSA0 后面的存储器串的其他集 合。回顾堆叠 277 中的另外的 U 形 NAND 串例如沿 x 轴在以截面部分绘出的 U 形 NAND 串 的后面延伸。U 形 NAND 串 NSA0 到 NSA5 每个在不同的子块中， 但是在 NAND 串的共同集合 (SetA0) 中。 0052 作为例子还绘出了来自图2A的狭缝部分208。 在截面部分中， 看到多个狭缝部分， 其中每个狭缝部分在 U 形 NAND 串的漏极侧列和源极侧列之间。还绘出了源极线 271 到 273 的部分。还绘出了位线 BLA0 的部分。 0053 短虚线绘出了存储器单元和选择栅极， 如以下进一步讨论的。 0054 在图。
46、 2F 中更详细地示出堆叠的区域 269。 0055 图 2F 绘出图 2E 的列 C0 的区域 268 的特写图， 示出了漏极侧选择栅极 SGD0 和存 储器单元 MC6,0。还见图 3， 其中也使用了此标记。该区域示出介电层 D6 到 D8 以及导电 层 WL6 和 SG 的部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原 子层沉积来沉积的氧化物 - 氮化物 - 氧化物层和多晶硅层。例如， 块状氧化物可以沉积为 层 296， 诸如 SiN 的作为电荷俘获层的氮化物可以沉积为层 297， 隧穿氧化物可以沉积为层 298， 多晶硅主体或通道可以沉积为层 299， 并且核心填充物。
47、电介质可以沉积为区域 300。遍 及列， 另外的存储器单元类似地形成。 0056 当编程存储器单元时， 电子被存储在与该存储器单元相关联的电荷俘获层的部分 中。例如， 对于 MC6,0， 电子可以由电荷俘获层 297 中的 “-” 符号表示。将这些电子从多晶 硅主体拉到电荷俘获层中， 并且经过隧穿氧化物。存储器单元的电压与存储的电荷量成比 例地增加。在擦除操作期间， 如所述， 多晶硅主体中的电压由于 GIDL 而升高， 而一个或多个 所选字线层的电压浮置。该一个或多个所选字线层的电压然后被驱动急剧下降到诸如 0V 的低电平以跨过该隧穿氧化物而创建电场， 该电场致使孔从存储器单元的主体注入到电荷。
48、 俘获层， 得到朝向擦除 - 验证电平 Vv-erase( 图 4A) 向下偏移的大的 Vth。该处理可以在连 续的迭代中重复直到满足擦除 - 验证条件， 如结合图 4B 到 5C 进一步讨论的。 0057 对于未选择的字线， 字线浮置， 但是不被向下驱动到低电平以便跨过隧穿氧化物 的电场相对小， 并且将不发生或很少发生孔隧穿。未选字线的存储器单元将经历很少的或 者不经历 Vth 向下偏移， 因此， 它们将不被擦除。 0058 图 2G 绘出图 2F 的列 C0 的截面图。在一个可能的方法中， 除了圆柱形的核心填充 物之外， 每个层是环形的。 0059 图 3 绘出诸如图 2E 中的 SetA。
49、0 的 NAND 串的示例集合中的存储器单元的布置。绘 出了NAND串NSA0到NSA5及其存储器单元的列。 为了方便， 使用一记法， 其中SGD表示NAND 串的漏极侧选择栅极， 例如在 U 型 NAND 串的漏极侧列的顶部的选择栅极。从 0 开始并且跨 过该图自左向右前进对每个 SGD 编号， 例如从 SGD0 到 SGD5。SGS 表示 NAND 串的源极侧选 择栅极， 例如在 U 形 NAND 串的源极侧列的顶部处的选择栅极。也从 0 开始并且跨过该图从 左到右前进来对每个 SGS 编号， 例如从 SGS0 到 SGS5。 0060 每个存储器单元以 (z,y) 格式来编号， 其中 z 表示存储器单元的字线层， 并且 y 表 说 明 书 CN 104025197 A 10 7/14 页 11 示字线层中的存储器单元的位置。 例如， 跨过该图从左到右前进， 连接到WL0、 WL1、 WL2、 WL3、 WL4、 WL5 和 WL6 的存储器单元分别被编号为 MC1,0 到 MC1,11、 MC2,0 。