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1、(10)申请公布号 CN 102306210 A (43)申请公布日 2012.01.04 CN 102306210 A *CN102306210A* (21)申请号 201110187373.0 (22)申请日 2011.07.05 G06F 17/50(2006.01) (71)申请人 上海宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区郭守敬路 818 号 (72)发明人 张昊 郑舒静 (74)专利代理机构 上海思微知识产权代理事务 所 ( 普通合伙 ) 31237 代理人 郑玮 (54) 发明名称 用于版图原理图一致性验证的 MOS 晶体管建 模方法 (57)。
2、 摘要 本发明提供了一种用于版图原理图一致性验 证的 MOS 晶体管建模方法。在根据本发明的用于 版图原理图一致性验证方法的 MOS 晶体管建模方 法中， 所述 MOS 晶体管具有深阱， 所述 MOS 晶体管 建模方法包括 ： 为所述 MOS 晶体管建立一个 MOS 晶体管电路及衬底电路， 其中 MOS 晶体管电路包 括栅极、 漏极、 源极以及衬底极 ； 并且所述衬底电 路包括一个二极管， 该二极管由 P 阱和深 N 阱构 成。 根据本发明第一方面的MOS晶体管建模方法， 可以针对具有深 N 阱的 MOS 晶体管建立对于模拟 应用情况和交流应用情况来说能够足够精确的模 型， 从而使得版图原理图。
3、一致性验证足够精确。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 1 页 CN 102306217 A1/1 页 2 1.一种MOS晶体管建模方法， 其中所述MOS晶体管具有深阱， 其特征在于所述MOS晶体 管建模方法包括 ： 为所述 MOS 晶体管建立一个 MOS 晶体管电路及衬底电路， 其中 MOS 晶体管电路包括栅 极、 漏极、 源极以及衬底极 ； 并且所述衬底电路包括第一二极管， 该第一二极管由 P 阱和深 N 阱构成， 其中所述第一二极管的输入端与所述 MOS 晶体管电路相连。 2.根据权利要求1所述的。
4、MOS晶体管建模方法， 其特征在于， 所述MOS晶体管建模方法 用于版图原理图一致性验证。 3. 根据权利要求 1 或 2 所述的 MOS 晶体管建模方法， 其特征在于， 所述 MOS 晶体管为 N 型 MOS 晶体管或 P 型 MOS 晶体管。 4.根据权利要求1或2所述的MOS晶体管建模方法， 其特征在于， 所述衬底电路还包括 第二二极管， 所述第二二极管由深N阱和P型衬底构成， 并且其中所述第一二极管的输出端 与所述第二二极管的输出端相连。 5. 一种版图原理图一致性验证方法， 其特征在于， 其特征在于采用了根据权利要求 1 至 4 之一所示的 MOS 晶体管建模方法。 6. 根据权利要。
5、求 5 所述的版图原理图一致性验证方法， 其特征在于还包括导出所述二 极管的具体物理几何参数的步骤。 7. 一种集成电路物理验证方法， 其特征在于采用了根据权利要求 6 所示的版图原理图 一致性验证方法。 8. 一种集成电路设计方法， 其特征在于在集成电路设计的验证过程中采用了根据权利 要求 7 所示的集成电路物理验证方法。 权 利 要 求 书 CN 102306210 A CN 102306217 A1/5 页 3 用于版图原理图一致性验证的 MOS 晶体管建模方法 技术领域 0001 本发明涉及集成电路设计的验证， 更具体地说说， 本发明涉及一种用于版图原理 图一致性验证LVS(Layou。
6、t Ver sus Schemat ic)方法的MOS晶体管建模方法、 版图原理图 一致性验证方法以及采用了该版图原理图一致性验证方法的集成电路物理验证方法以及 集成电路设计方法。 背景技术 0002 受到集成电路 (IC) 制造工艺极限条件和具体工艺要求的限制， IC 版图设计在移 交制造厂家前必须进行一系列的版图验证， 以确保芯片的成品率。版图验证主要包括以下 几个步骤 ： DRC验证(Design Rule Check， 设计规则验证)， 用于对IC版图做几何空间检查， 以确保线路能够被特定加工工艺实现 ； LVS 验证 (Layout Versus Schematic， 版图原理图 一。
7、致性验证， 即版图与电路对比验证 )， 用于将版图与电路原理图做对比， 以检查电路的连 接、 及 MOS( 金属 - 氧化物 - 半导体 ) 晶体管的长宽值是否匹配等 ； LPE(Layout parasitic Extraction)， 用于从版图数据库提取电气参数 ( 如 MOS 晶体管的 W、 L 值， 结点寄生电容 等 )， 并以 SPICE 网表方式表示电路 ； ERC(Electrical Rule Check)， 用于检查电源和地的 短路， 器件、 节点悬空以及节点对节点短路等电气错误。 0003 版图验证流程为 ： 首先对版图进行几何设计规则验证 DRC 检查 ； 再对版图做电。
8、气 规则验证ERC ； 最后进行版图与电路图一致性验证LVS。 一个设计往往需要多次反复这个过 程才能达到满意的结果。只有在所有的检查都通过并被证明正确无误后， 才能将版图结果 转换为标准的版图数据文件， 送交制造厂家。 0004 其中， 版图原理图一致性验证 (LVS 验证 ) 包括从几何描述提取电路信息 ( 称作电 路提取 )， 其中电路提取软件将集成电路集成电路的几何定义文件扩展为一层一层的几何 图形和其布局的描述， 经过对此描述的扫描可找出所有晶体管晶体管和电路的连接。电路 提取程序的结果是一个网表。网表是一组语句， 用这些语句来定义电路的元件 ( 如晶体管 或门 ) 和它们的连接。单。
9、独的晶体管则只列出与其相连的节点。更重要的是， 通过这样提 取的电路还可与设计者原始设计的电路进行比较， 以发现不同之点， 一旦有差异存在， 就必 定存在着错误。 0005 此外， 电路提取除了可提供电路连接的详细情况外， 还可用来计算版图面积和每 个电路层上电路各个节点的参数。 这些版图面积和参数可用来对有效器件的寄生电容和电 阻进行准确的计算。 在此之前， 设计者对大多数电路寄生参数只可作一些估测， 而有了这样 精确的电容和电阻的提取， 就可对电路作精确的模拟以保证其精确性。 0006 然而， 在现有的版图原理图一致性验证 LVS 中， 对于具有深 N 阱的 MOS 晶体管和不 具有深 N。
10、 阱的 MOS 晶体管采用相同的建模， 从而对于模拟应用情况和交流应用情况来说造 成了很大的不精确性 ； 另一方面， 对于具有深 N 阱的 MOS 晶体管的情况， 如果没有对深 N 阱 进行仿真的二极管， 那么建模出来的电路结构为普通的四端电路结构， 使得版图原理图一 致性验证LVS无法识别出是否具有深N阱的MOS晶体管(应该是五端电路结构)， 从而甚至 说 明 书 CN 102306210 A CN 102306217 A2/5 页 4 无法进行版图原理图一致性验证 LVS。 0007 由此， 当用户对具有深 N 阱的 MOS 晶体管进行版图原理图一致性验证 LVS 时， 必须 进行手动添加。
11、一个对深 N 阱进行仿真的二极管， 这为设计人员的验证工作带来了极大的麻 烦， 而且由于是通过设计人员手动添加的二极管， 所以引入了对添加的二极管进行错误连 接的可能。 发明内容 0008 本发明的一个目的是提供一种针对具有深N阱的MOS晶体管的版图原理图一致性 验证的 MOS 晶体管建模方法、 相应的版图原理图一致性验证方法、 采用了该版图原理图一 致性验证方法的集成电路物理验证方法以及集成电路设计方法， 上述方法对于模拟应用情 况和交流应用情况来说能够足够精确。 0009 根据本发明的第一方面， 提供了一种 MOS 晶体管建模方法， 其中， 所述 MOS 晶体管 具有深阱， 所述MOS晶体。
12、管建模方法包括 ： 为所述MOS晶体管建立一个MOS晶体管电路及衬 底电路， 其中 MOS 晶体管电路包括栅极、 漏极、 源极以及衬底极 ； 并且所述衬底电路包括第 一二极管， 该第一二极管由 P 阱和深 N 阱构成， 其中所述第一二极管的输入端与所述 MOS 晶 体管电路的衬底极相连。 0010 优选地， 所述 MOS 晶体管建模方法用于版图原理图一致性验证。 0011 优选地， 在上述 MOS 晶体管建模方法中， 所述 MOS 晶体管为 N 型 MOS 晶体管， 并且 所述深阱为深 N 阱。或者优选地， 所述 MOS 晶体管为 P 型 MOS 晶体管， 并且所述深阱为深 N 阱。 0012。
13、 优选地， 在上述 MOS 晶体管建模方法中， 所述衬底电路还包括第二二极管， 所述第 二二极管由深 N 阱和 P 型衬底构成， 并且其中所述第一二极管的输出端与所述第二二极管 的输出端相连。 0013 根据本发明第一方面的 MOS 晶体管建模方法， 可以针对具有深阱的 MOS 晶体管 (具有深N阱的NMOS晶体管)建立对于模拟应用情况和交流应用情况来说能够足够精确的 模型， 从而使得版图原理图一致性验证足够精确， 并且可以免除设计人员手动添加二极管 的麻烦， 进而能够防止由于后期设计人员手工添加二极管而产生的错误。 0014 根据本发明的第二方面， 提供了一种版图原理图一致性验证方法， 其采。
14、用了根据 本发明第一方面所述的 MOS 晶体管建模方法。由于采用了根据本发明第一方面所述的 MOS 晶体管建模方法， 因此， 本领域技术人员可以理解的是， 根据本发明第二方面的版图原理图 一致性验证方法同样能够实现根据本发明的第一方面的 MOS 晶体管建模方法所能实现的 有益技术效果。 0015 优选地， 上述版图原理图一致性验证方法还包括导出所述二极管的具体物理几何 参数的步骤。 0016 根据本发明的第三方面， 提供了一种采用了根据本发明第二方面所述的版图原理 图一致性验证方法的集成电路物理验证方法。同样， 由于采用了根据本发明第一方面所述 的版图原理图一致性验证方法， 因此， 本领域技术。
15、人员可以理解的是， 根据本发明第三方面 的集成电路物理验证方法同样能够实现根据本发明的第二方面的版图原理图一致性验证 方法所能实现的有益技术效果。 说 明 书 CN 102306210 A CN 102306217 A3/5 页 5 0017 根据本发明的第四方面， 提供了一种采用了根据本发明第二方面所述的版图原理 图一致性验证方法的集成电路设计方法。同样， 由于采用了根据本发明第二方面所述的版 图原理图一致性验证方法， 因此， 本领域技术人员可以理解的是， 根据本发明第四方面的集 成电路设计方法同样能够实现根据本发明的第二方面的版图原理图一致性验证方法所能 实现的有益技术效果。 附图说明 0。
16、018 结合附图， 并通过参考下面的详细描述， 将会更容易地对本发明有更完整的理解 并且更容易地理解其伴随的优点和特征， 其中 ： 0019 图1示出了根据现有技术的用于版图原理图一致性验证的MOS晶体管建模方法为 MOS 晶体管版图所建模出来的通用的电路图。 0020 图2示出了根据现有技术的用于版图原理图一致性验证的MOS晶体管建模方法为 MOS 晶体管版图所建模出来的修改后的电路图。 0021 图3示出了根据本发明实施例的用于版图原理图一致性验证的MOS晶体管建模方 法为 MOS 晶体管版图所建模出来的电路图。 0022 图4示出了根据本发明延伸的另一种用于版图原理图一致性验证的MOS晶。
17、体管建 模方法为 MOS 晶体管版图所建模出来的电路图， 该方法采用六端结构， 衬底电路包含两个 二极管， 分别为 P 阱与深 N 阱的二极管和深 N 阱与 P 衬底的二极管。 0023 需要说明的是， 附图用于说明本发明， 而非限制本发明。注意， 表示结构的附图可 能并非按比例绘制。并且， 附图中， 相同或者类似的元件标有相同或者类似的标号。 具体实施方式 0024 为了使本发明的内容更加清楚和易懂， 下面结合具体实施例和附图对本发明的内 容进行详细描述。 0025 如图 1 所示， 其中示出了根据现有技术的用于版图原理图一致性验证的 MOS 晶体 管建模方法为 MOS 晶体管版图所建模出来。
18、的通用的电路图。图 1 示出了 NMOS 情况， 四端分 别为栅极、 漏极、 源极以及衬底。对于现有技术来说， 对于具有深 N 阱的 NMOS 晶体管和没有 深 N 阱的 NMOS 晶体管采用相同的模型， 即如图 1 所示的电路图。但是， 图 1 所示的电路图 并没有对深 N 阱所产生的寄生二极管进行标示， 而这是不精确的， 尤其是对于模拟应用情 况和交流应用情况。 0026 因此， 设计人员在对具有深 N 阱的 MOS 晶体管进行版图原理图一致性验证 LVS 时， 往往必须手工增加一个对深 N 阱所产生的寄生二极管进行标示的二极管以形成版图原理 图一致性验证 LVS 可以针对具有深 N 阱的。
19、 MOS 晶体管而识别出的五端电路结构， 由此必须 增加了二极管 D1。但是， 如图 2 所示， 在某些情况下， 可能会在增加二极管 D1 时， 错误地将 二极管 D1 的输入端和输出端接反， 而这是不正确的。 0027 由此， 图 3 示出了根据本发明实施例的用于版图原理图一致性验证的 MOS 晶体管 建模方法为 MOS 晶体管版图所建模出来的电路图。对于 MOS 晶体管的具体器件结构中包括 P 型衬底中的深 N 阱、 深 N 阱中的 P 阱、 以及在 P 阱中布置的器件有源区的情况， 在根据本 发明实施例的用于版图原理图一致性验证的 MOS 晶体管建模方法中， 可为所述 MOS 晶体管 说。
20、 明 书 CN 102306210 A CN 102306217 A4/5 页 6 建立一个 MOS 晶体管电路及衬底电路的模型， 其中所述衬底电路包括一个二极管 D1， 该二 极管由 MOS 晶体管的 P 阱和深 N 阱构成。因此， 其中所述第一二极管的输入端应该与所述 MOS 晶体管电路相连， 从而避免的对该二极管的错误连接。 0028 在图 3 所示的建模方法中， 所述二极管 D1 是一个对深 N 阱所产生的寄生二极管进 行标示的二极管， 这对于模拟应用情况和交流应用情况来说能够足够精确 ； 并且该二极管 D1 是在建模过程中自动产生的， 而不需要设计人员在建模后手动加入， 因此免除了设。
21、计人 员手工添加二极管的麻烦， 并且避免了可能由于手动加入二极管而产生的错误。 0029 图 3 示出了 MOS 晶体管为 N 型 MOS 晶体管并且所述深阱为深 N 阱的情况。但是， 本领域技术人员可以理解的是， 可以通过修改图 2 来适应 MOS 晶体管为 P 型 MOS 晶体管且 所述深阱为深 N 阱的情况。 0030 图 4 示 MOS 晶体管为 N 型 MOS 晶体管并且所述深阱为深 N 阱的另一种情况。该机 构变成六端器件。该方法也同样可以做到模型， 版图和原理图一致。具体地说， 该方法采用 六端结构， 衬底电路包含两个二极管， 分别为 P 阱与深 N 阱的二极管 D1 和深 N 。
22、阱与 P 衬底 的二极管 D2， 其中二极管 D2 输出端与二极管 D1 的输出端相连。也就是说， 对于 MOS 晶体管 的具体器件结构中包括 P 型衬底中的深 N 阱、 深 N 阱中的 P 阱、 以及在 P 阱中布置的器件有 源区的情况， 图 4 所示的方法还对深 N 阱与 P 衬底之间的寄生二极管进行了有效标示。 0031 在本发明的一个实施例中， 本发明提供了一种版图原理图一致性验证方法， 其利 用了图 3 所示的根据上述 MOS 晶体管建模方法为 MOS 晶体管版图所建模出来的电路图。优 选地， 还能导出二极管 D1 和二极管 D2 的具体物理几何参数。 0032 如下示出了一个 Mo。
23、de l ca rd 的示例 ： 0033 .subckt nch_dnw d g s b dnw width1e-6 length1e-6 as0 ad0 ps 0pd 0 0034 .param 0035 +wdiode width+ 某常数项 0036 +ldiode length+ 某常数项 0037 +area wdiode*ldiode 0038 +peri (ldiode+wdiode)*2 0039 mxckt d g s b nch w w l l as as ad ad ps ps pd pd 0040 diode b dnw pwdnw_mos area area p p。
24、eri 0041 .model pwdnw_mos d level 3 0042 +tref 25 . 0043 如下示出了一个 LVS/LPE deck 的示例 ： 0044 DEVICE nch_dnw 18ngate_ori_5t nsd(D) poly(G) nsd(S) pwell (B) DNW(T) 0045 property W， L， AD， AS， PD， PS 0046 W (per ime t er_coincide(18ngate_ori_5t，ns d)+perimeter_ inside(18ngate_ori_5t， nsd)/2 0047 L area(18n。
25、gate_ori_5t)/W 说 明 书 CN 102306210 A CN 102306217 A5/5 页 7 0048 S_ACT perimeter_inside(S， ndifi) 0049 D_ACT perimeter_inside(D， ndifi) 0050 AS area(S)*W/S_ACT 0051 AD area(D)*W/D_ACT 0052 PS perimeter(S)*W/S_ACT 0053 PD perimeter(D)*W/D_ACT 0054 在本发明的一个实施例中， 本发明提供了一种利用诸如 Dracula、 Calibre 之类的 工具进行集成电路。
26、物理验证的方法。 0055 此外， 在本发明的另一个实施例中， 本发明还提供了一种集成电路设计方法， 该方 法有利地利用上述版图原理图一致性验证方法。 0056 在本发明实施例中，“深 N 阱” 的具体含义指的是这样一个 N 阱， 其用于在衬底中对 N 阱中的器件及 N 阱外的器件进行隔离。 0057 可以理解的是， 虽然本发明已以较佳实施例披露如上， 然而上述实施例并非用以 限定本发明。 对于任何熟悉本领域的技术人员而言， 在不脱离本发明技术方案范围情况下， 都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰， 或修改为等 同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术实质对 以上实施例所做的任何简单修改、 等同变化及修饰， 均仍属于本发明技术方案保护的范围 内。 说 明 书 CN 102306210 A CN 102306217 A1/1 页 8 图 1图 2 图 3 图 4 说 明 书 附 图 CN 102306210 A 。