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1、(10)申请公布号 CN 104038217 A (43)申请公布日 2014.09.10 C N 1 0 4 0 3 8 2 1 7 A (21)申请号 201410079920.7 (22)申请日 2014.03.06 13/789,241 2013.03.07 US H03L 7/099(2006.01) H03L 7/08(2006.01) G06F 1/08(2006.01) G06F 1/32(2006.01) (71)申请人英特尔公司 地址美国加利福尼亚 (72)发明人 MA阿卜杜勒莫努姆 NA库尔德 AM卢特菲 MO阿卜杜勒-迈吉德 MA阿卜杜勒萨拉姆 (74)专利代理机构永新。
2、专利商标代理有限公司 72002 代理人张晰 王英 (54) 发明名称 相对于电源变化动态地适应时钟发生器的装 置 (57) 摘要 描述了具有相对于电源变化动态地适应例如 锁相环（PLL）的时钟发生器的集成电路（IC）。该 装置包括：电压下降检测器，其与电源节点耦合， 所述电压下降检测器产生表示电源节点上的电压 下降的数字代码字；以及PLL，其包括与所述电源 节点耦合的环形振荡器，所述环形振荡器产生输 出时钟信号，所述环形振荡器能操作以根据数字 代码字来调节输出时钟信号的频率。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书12页 附图9页 (19)中华人民共和国国家知识产。
3、权局 (12)发明专利申请 权利要求书2页 说明书12页 附图9页 (10)申请公布号 CN 104038217 A CN 104038217 A 1/2页 2 1.一种能够动态地适应电源变化的集成电路（IC），所述IC包括： 电压下降检测器，其与电源节点耦合，所述电压下降检测器产生表示所述电源节点上 的电压下降的数字代码字；以及 锁相环（PLL），其包括与所述电源节点耦合的环形振荡器，所述环形振荡器产生输出时 钟信号，所述环形振荡器能操作以根据所述数字代码字来调节所述输出时钟信号的频率。 2.如权利要求1所述的IC，其中所述PLL包括电荷泵，所述电荷泵能操作以接收所述 数字代码字。 3.如权。
4、利要求2所述的IC，其中所述电荷泵包括多个晶体管，其中一些晶体管能够由 所述数字代码字控制以调节所述电荷泵的输出的电流强度。 4.如权利要求1所述的IC，其中所述PLL包括数字滤波器，所述数字滤波器能操作以 接收所述数字代码字。 5.如权利要求4所述的IC，其中所述数字滤波器的特征在于系数，其中一些系数由所 述数字代码字来调节。 6.如权利要求1所述的IC，其中所述环形振荡器是电压受控型振荡器（VCO）。 7.如权利要求6所述的IC，其中所述VCO包括多个延迟单元，每个所述延迟单元都包 括接收所述数字代码字的晶体管。 8.如权利要求1所述的IC，其中所述环形振荡器是数字受控型振荡器（DCO）。。
5、 9.如权利要求9所述的IC，其中所述DCO包括多个延迟单元，每个所述延迟单元都包 括接收所述数字代码字的晶体管。 10.如权利要求1所述的IC，其中所述电压下降检测器包括模拟数字转换器（ADC）。 11.一种能够动态地适应电源变化的装置，所述装置包括： 电源节点； 下降检测器，其与所述电源节点耦合，所述下降检测器产生表示所述电源节点的电压 的数字输出；以及 锁相环（PLL），其与所述下降检测器和所述电源节点耦合，所述PLL根据来自所述下降 检测器的所述数字输出来调节其特性。 12.如权利要求11所述的装置，其中所述PLL是如下中的至少一种： 自偏压PLL； 数字PLL；或者 LC PLL。 。
6、13.如权利要求11所述的装置，其中所述PLL包括与所述电源节点耦合的环形振荡器， 所述环形振荡器接收数字输出。 14.如权利要求11所述的装置，其中所述PLL包括与所述电源节点耦合的电荷泵，所述 电荷泵接收数字输出。 15.如权利要求11所述的装置，其中所述PLL包括接收数字输出的数字滤波器。 16.一种系统，包括： 存储器； 处理器，其与所述存储器耦合，所述处理器具有根据集成电路（IC）权利要求1至10中 任一项所述的集成电路； 权 利 要 求 书CN 104038217 A 2/2页 3 无线接口，其允许所述处理器与其它设备进行通信；以及 显示单元。 17.如权利要求16所述的系统，其中。
7、所述显示单元是触摸屏。 18.如权利要求16所述的系统，其中所述处理器是具有多个处理核心的多核处理器， 并且其中每个处理器核心均包括电压下降检测器。 19.一种系统，包括： 存储器； 处理器，其与所述存储器耦合，所述处理器具有根据装置权利要求11至15中任一项所 述的装置； 无线接口，其允许所述处理器与其它设备进行通信；以及 显示单元。 20.如权利要求19所述的系统，其中所述处理器是具有多个处理核心的多核处理器， 并且其中每个处理器核心包括电压下降检测器。 权 利 要 求 书CN 104038217 A 1/12页 4 相对于电源变化动态地适应时钟发生器的装置 背景技术 0001 可通过锁相。
8、环（PLL）来产生时钟信号。时钟信号可分布遍及处理器中以便于处理 器的操作。例如，位于处理器芯片上不同点处的状态元件（例如，触发器、锁存器等）可以通 过依照时钟信号操作而同步运行。当出现大的、突然的电流需求时，提供给状态元件的芯片 上电压供给会“下降”（例如，在几纳秒内），而PLL继续以固定频率产生时钟信号。值得注 意的是，其它的电压下降事件会持续得甚至更长。为确保处理器在这些下降事件期间运行， 即使在正常操作期间（例如，当无电压下降时）也可以为状态元件提供高的电压裕度。也就 是说，将处理器设计成同时以最高指定频率和最低潜在电压工作。 0002 由于功率对电压具有二次相依性，在正常操作期间会浪。
9、费大量的电力来确保在不 频繁的电压下降期间的可运行性。而且，随着处理器速度和集成度提高，所需的电力量会变 成限制因素。例如，设计和冷却消耗大量电力的处理器的成本会变得无法实施。 0003 现有的模拟PLL实现自适应频率缩放（AFS）来补偿电源电压下降和过冲 （overshoot）。美国专利6,922,111描述了一种这样的AFS技术。AFS技术的当前模拟实现 方式通过数字电源的电阻耦合来直接调制VCO供给。当前模拟实现方式不能以较低电压和 较低频率充分地利用AFS技术的全部益处。 附图说明 0004 通过下面给出的详细说明且通过本公开的各个实施例的附图，将更加全面地理解 本公开的实施例，然而，。
10、这些实施例不应视为将本公开限制为具体的实施例，而是仅用于解 释和理解。 0005 图1是根据本公开的一个实施例的具有用于时钟发生器的下降检测器的处理器 的高级体系结构。 0006 图2是根据本公开的一个实施例的下降检测器。 0007 图3是示出根据本公开的一个实施例的下降检测器的电路，该下降检测器自适应 地缩放模拟锁相环（PLL）的频率输出并且动态地管理由于频率变化引起的相位误差累积。 0008 图4是根据本公开的一个实施例的使用下降检测器的输出来调节PLL环特性的电 荷泵的高级体系结构。 0009 图5是根据本公开的一个实施例的使用下降检测器的输出来缩放PLL的频率的电 压受控型振荡器（VC。
11、O）的高级电路。 0010 图6是根据本公开的一个实施例的使用下降检测器的输出来缩放VCO单元的延迟 的VCO单元的电路。 0011 图7A是根据本公开的一个实施例的具有下降检测器的电路，该下降检测器自适 应地缩放数字PLL（DPLL）的频率输出且动态地管理由于频率变化引起的相位误差累积。 0012 图7B是根据本公开的一个实施例的具有下降检测器的数字滤波器720（例如， 704），该下降检测器动态地管理由于DPLL700的频率变化引起的相位误差累积。 0013 图8是根据本公开的一个实施例的使用下降检测器的输出来缩放DPLL的频率的 说 明 书CN 104038217 A 2/12页 5 数。
12、字受控型振荡器（DCO）的高级电路。 0014 图9是根据本公开的一个实施例的使用下降检测器的输出来缩放DCO单元的延迟 的DCO单元的电路。 0015 图10是根据本公开的一个实施例的具有下降检测器的智能设备或计算机系统或 SOC（片上系统），该下降检测器缩放由时钟发生器产生的信号的频率。 具体实施方式 0016 实施例描述了一种装置，该装置允许利用下降检测器来进行时钟发生器（例如， PLL）的自适应频率缩放。在一个实施例中，下降检测器的输出是数字信号，该数字信号能够 用于模拟和/或数字PLL所产生的时钟信号的自适应频率缩放。在一个实施例中，下降检 测器的输出是长度与下降量化成比例的数字代码。
13、字。在一个实施例中，数字代码字是温度 计代码。 0017 在一个实施例中，温度计代码应用于PLL的振荡器以调节振荡器元件（也称为延 迟元件）的延迟特性，这允许在振荡器的输出处进行更快的频率调节。在一个实施例中，温 度计代码还应用于PLL的电荷泵以调节PLL环特性，使得PLL尽可能快地从电压下降或过 冲中恢复。在一个实施例中，温度计代码由可编程滤波器接收（例如，如在数字PLL的情况 下）以调节滤波器系数，实际上调节PLL环动力学特性，从而以动态方式响应于累积的相位 误差。在一个实施例中，温度计代码由可编程电荷泵接收（例如，如在模拟PLL的情况下）以 调节电荷泵的电流强度，实际上调节PLL环动态特。
14、性，从而以动态方式响应于累积的相位 误差。 0018 在下面的说明中，讨论了多种细节以便提供对本公开的实施例的更详尽的说明。 然而，对于本领域技术人员而言显而易见的是，可以在不具有这些具体细节的情况下实施 本公开的实施例。在其它实例中，为了避免混淆本公开的实施例，公知的结构和设备以框图 形式示出，而没有详细地示出。 0019 值得注意的是，在实施例的对应附图中，信号由线条表示。一些线条可能较粗，来 表示更多构成信号路径，和/或在一端或多端具有箭头，以表示主要信息流向。这些表示不 意在限制。相反，线条结合一个或多个示例性实施例使用以便于更容易理解电路或逻辑单 元。根据设计需要或偏好而规定的任何表。
15、示信号可实际上包含沿任一方向行进的一个或多 个信号并且可通过任何适合类型的信号方案来实施。 0020 在通篇说明书以及在权利要求中，术语“连接”是指所连接的事物之间的直接电连 接，而无任何中间设备。术语“耦合”是指所连接的事物之间的直接电连接或者通过一个或 多个无源或有源中间设备的间接连接。术语“电路”是指被布置成彼此配合以提供期望功 能的一个或多个无源和/或有源部件。术语“信号”是指至少一个电流信号、电压信号或数 据/时钟信号。“一（a）”、“一（an）”和“所述”的含义包括多个指代物。“在中”的含义包 括“在中”以及“在上”。 0021 术语“缩放”通常是指将设计（原理和布局）从一种处理技。
16、术转换成另一种处理技 术。术语“缩放”通常还指代在同一技术节点内的布局和设备小型化。术语“缩放”还可以 指代信号频率相对于另一参数（例如电源电平）的调节（例如，放缓）。术语“基本上”、“接近”、 “近似”、“靠近”和“大约”通常是指在目标值的+/-20%之内。 说 明 书CN 104038217 A 3/12页 6 0022 除非特别指出，否则表示顺序的形容词“第一”、“第二”和“第三”等的使用是为了 描述共同的对象，仅表示正提到的类似对象的不同实例，并且不意在暗指如此描述的对象 必须是按时间上的、空间上的既定次序、排序地或任何其它方式。 0023 为了实施例的目的，晶体管是金属氧化物半导体（。
17、MOS）晶体管，其包括漏极端子、 源极端子、栅极端子和本体端子（bulk terminal）。晶体管还包括三栅极型（Tri-Gate）和鳍 式（FinFet）晶体管、栅极全包围柱形晶体管或类似于碳纳米管或自旋电子器件的其它实现 晶体管功能的器件。源极端子和漏极端子可以是相同的端子并且在本文中互换使用。本领 域技术人员将理解，可以使用其它晶体管，例如双极结型晶体管，即BJT PNP/NPN、BiCMOS、 CMOS、eFET等，而不偏离本公开的范围。术语“MN”表示n型晶体管（例如，NMOS、NPN BJT 等），并且术语“MP”表示p型晶体管（例如，PMOS、PNP BJT等）。 0024 图。
18、1是根据本公开的一个实施例的具有用于时钟发生器的下降检测器的处理器 100的高级体系结构。在一个实施例中，高级体系结构包括电压供给下降检测器101和时钟 发生器102。在一个实施例中，电压供给下降检测器101接收电源（Vcc）并且产生数字代码 字103，所述电源也供给到时钟发生器102，数字代码字103表示Vcc（即，电源节点上的电 源）。在一个实施例中，数字代码字103是温度计代码字，其是Vcc上的任何下降或过冲的 单调表示。在一个实施例中，电压供给下降检测器101的响应时间（即，电压供给下降检测 器101产生数字代码字103所花费的时间）短且由下降检测器的时延规定，以使时钟发生器 102能。
19、够利用更新的数字代码103来调节其输出时钟（OutClk）频率。 0025 在一个实施例中，时钟发生器102接收基准时钟（Re fClk）并且产生OutClk，然后， 将OutClk提供给状态元件（例如，触发器、锁存器等）以及其它电路。在一个实施例中，时钟 发生器102是PLL。在一个实施例中，时钟发生器102是模拟或混合信号PLL。例如，时钟 发生器102是自偏压PLL（SBPLL）。在一个实施例中，时钟发生器102是数字PLL（DPLL）。 在一个实施例中，DPLL是全数字PLL（ADPLL）。在一个实施例中，时钟发生器102是延迟锁 定环（DLL）。在一个实施例中，时钟发生器102是LC。
20、PLL（即，基于电感器-电容器的PLL）。 在其它实施例中，时钟发生器102可以是包括环形振荡器的任何时钟发生装置。在一个实 施例中，时钟发生器102接收由时钟发生器102的环形振荡器使用的数字字103。 0026 在一个实施例中，当电压供给下降检测器101检测到电源Vcc上的下降时，电压供 给下降检测器101产生表示温度计代码形式的下降特性的数字字103。在该实施例中，时钟 发生器102接收数字字103，并且使时钟发生器102的环形振荡器的振荡频率加速或放缓， 而使得OutClk通过来自下降检测器101的数字字的值来跟踪下降的极性和量值。 0027 在一个实施例中，当下降检测器101检测到电。
21、源Vcc上的过冲时，下降检测器101 产生表示温度计代码形式的过冲特性的数字字103。在该实施例中，时钟发生器102接收数 字字103并且使环形振荡器的振荡频率加速或放缓，使得OutClk跟踪电压变化。在一个实 施例中，当时钟发生器102是模拟PLL（例如，SBPLL）时，来自下降检测器101的数字字103 调节电荷泵的电流。在该实施例中，模拟PLL的环动力学改变从而以动态方式响应于累积 的相位误差。 0028 在另一实施例中，来自下降检测器101的数字字103调节数字滤波器（例如，图7 的数字滤波器704）的系数，以改变环动力学从而以动态方式响应于累积的相位误差。在 该实施例中，时钟发生器1。
22、02是具有数字滤波器的数字PLL。在一个实施例中，在电源电压 说 明 书CN 104038217 A 4/12页 7 （Vcc）返回到其标称值之后，数字字103返回到稳态值。在该实施例中，时钟发生器102的 振荡器在正常操作中振荡（即，不存在由于数字字103的变化而迫使其特性的变化）。在一 个实施例中，当时钟发生器102的振荡器在正常操作中振荡时，电荷泵电流（在时钟发生器 102是模拟PLL的情况下）会维持标称值。在一个实施例中，当时钟发生器102的振荡器在 正常操作中振荡时，数字环路滤波器（在时钟发生器102是数字PLL的情况下）可维持标称 系数。 0029 图2是根据一个实施例的下降检测器。
23、200。应指出，图2的那些具有与任何其它图 中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或 运行，但是不限于此。 0030 在一个实施例中，下降检测器200包括多个比较器201 1-N ，其中N是大于二的整 数。在一个实施例中，多个比较器201 1-N 的输出是数字字202 1-N 。在一个实施例中，多个比 较器201 1-N 中的每个比较器都接收电源Vcc作为其输入之一，并且接收基准电压作为其另 一输入。例如，比较器201 1 将Vcc与Vref1进行比较并且产生输出202 1 ，比较器201 2 将Vcc 与Vref2进行比较并且产生输出202 2 ，并且比。
24、较器201 N 将Vcc与VrefN进行比较并且产生 输出202 N 。在一个实施例中，数字字202 1-N （例如，103）是温度计代码。 0031 例如，在不存在电压下降的情况下，数字字202 1-N 可以输出长度为N的一串1和0。 在该示例中，当下降检测器200检测到电压下降时，数字字202 1-N 开始引入1在数字代码 字202 1-N 中。当下降结束时，数字字202 1-N 可以再次产生对应于稳态（无下降）值的一串1和 0。上述示例能够由以下温度计代码202 1-N 表示：0000111（无电压下降）、0000011（电压下 降开始）、0000011、0000001、0000000（。
25、电压下降结束），并且当电压开始再次从下降的底部朝 向标称值前进时，下降检测器开始将数字字从0000000增加到0000001，然后是0000011，并 且保持增加直到数字字变成0000111（无电压下降）。对于过冲的情况，当下降检测器200 检测到电压过冲时，数字字202 1-N 开始引入1在数字字202 1-N 中，并且在下降过程中使其 按照0000111、0001111、0011111、0111111等等渐增，直到在过冲结束时为1111111。当电压 开始从过冲的最大值下降时，数字字将从1111111减至0111111、0011111，直到其变成标称 电压的0000111。 0032 在一。
26、个实施例中，通过分压器网络（未示出）产生基准电压Vref1-N。例如，电阻分 压器用于产生Vref1-N。在其它实施例中，其它类型的电路可用于产生Vref1-N。例如，带 隙基准电路可用于产生稳定基准，然后，稳定基准被分成多个基准电压。在一个实施例中， 下降检测器200包括闪电式模拟数字转换器（ADC）。 0033 图3是示出根据本公开的一个实施例的自适应地缩放模拟PLL的频率输出的下降 检测器的电路300。应指出的是，图3中的那些具有与任何其它图中的元件相同的附图标记 （或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。 0034 在一个实施例中，时钟发生器102是P。
27、LL301，其包括相位频率检测器（PFD）302、电 荷泵303、环路滤波器304、电压受控型振荡器（VCO）305以及分配器306。为了不混淆实施 例，PLL301的所有这些部件都没有示出。在一个实施例中，PFD302接收RefClk和来自分配 器306的反馈时钟（FbClk），并且产生表示在相位和频率方面FbClk是在RefClok之前还是 之后的上行（Up）和下行（“Dn”）信号。在一个实施例中，电荷泵303接收Up信号和Dn信 号，电荷泵303在根据Up信号和Dn信号而升高或降低其电压电平的节点cpout上产生模 说 明 书CN 104038217 A 5/12页 8 拟输出（cpou。
28、t）。为了不混淆实施例，术语节点和在该节点上的信号可互换使用。例如，根 据上下文，术语“cpout”可指代节点cpout上的电压或输出信号cpout。 0035 在一个实施例中，电荷泵303接收数字字103（例如，202 1-N ）以控制源自节点cpout 或从节点cpout汲取的电流量。例如，数字字103（例如，202 1-N ）可以将电荷泵303的负责 将源自节点cpout或从节点cpout汲取的电流量增加和/或减少的晶体管接通或关断。 0036 在一个实施例中，环路滤波器304包括RC（电阻器电容器）滤波器，其产生输出 coput的滤波型Vcntl。Vcntl由VCO305接收，且用于调。
29、节VCO305中的VCO单元的延迟以调 节OutClk的频率。在一个实施例中，VCO305接收数字字103（例如，202 1-N ）以调节OutClk 的频率。例如，数字字103（例如，202 1-N ）可以使VCO单元的用于使通过VCO单元的传播延迟 增加和/或减少的晶体管接通或关断。通过分配器306将输出OutClk分频以产生FbClk。 0037 在一个实施例中，仅VCO305接收来自供给下降检测器101的数字字103（例如， 202 1-N ）。在另一实施例中，VCO305和电荷泵303两者都接收来自供给下降检测器101的数 字字103（例如，202 1-N ）。在其它实施例中，PLL。
30、301的其它部件也可以接收数字字103（例 如，202 1-N ）以调节PLL环特性。在一个实施例中，通过使PLL环欠阻尼或超阻尼，电荷泵303 使用数字字103（例如，202 1-N ）来动态地管理由于VCO305使OutClk的频率变化导致的相位 误差累积。 0038 在一个实施例中，当电压供给下降检测器101检测到电源Vcc的下降时，电压供给 下降检测器101产生表示温度计代码形式的下降特性的数字字103。在该实施例中，PLL301 接收数字字103，并且与下降成比例地调节VCO305的振荡频率（对下冲进行放缓以及对过 冲进行加速），使得OutClk维持其平均频率，而无论下降如何。在一个。
31、实施例中，电荷泵303 也接收数字字103并且通过使电荷泵303更强（即，电荷泵303中更多的晶体管被接通以 从cpout取得和/或汲取更多的电流）或更弱（即，电荷泵303中更多的晶体管被关断以从 cpout取得和/或汲取更少的电流）来调节PLL系统响应，从而动态地管理由于VCO305的 振荡频率的加速/放缓引起的相位累积误差。 0039 图4是根据本公开的一个实施例的使用下降检测器的输出来调节PLL环特性的电 荷泵400（例如，303）的高级体系结构。应指出的是，图4中的那些具有与任何其它图中的 元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行， 但是不限于此。。
32、 0040 在一个实施例中，电荷泵400包括第一电流源401、第二电流源402、Up开关403 和Dn开关404。在一个实施例中，当Up开关403关闭时，第一电流源401提供（source）节 点cpout上的电流。在一个实施例中，第一电流源401包括彼此并联耦合且能够由数字字 202 1-N 控制的晶体管。例如，每个晶体管都接收数字字202 1-N 中的一位，以控制该晶体管的 栅极端子。在一个实施例中，由数字字202 1-N 控制的每个晶体管具有相同的尺寸。 0041 在一个实施例中，当Dn开关404关闭时，第二电流源402从节点cpout汲取电流。 在一个实施例中，第二电流源402包括彼此。
33、并联耦合且可由数字字202b 1-N 控制的晶体管， 其中202b 1-N 是的202 1-N 的逆。例如，每个晶体管都接收数字字202b 1-N 中的一位，以控制该 晶体管的栅极端子。在一个实施例中，由数字字202b 1-N 控制的每个晶体管都具有相同的尺 寸。在一个实施例中，由数字字202b 1-N 控制的每个晶体管具有不同的尺寸以提供可变电流 阶跃。 说 明 书CN 104038217 A 6/12页 9 0042 在一个实施例中，响应于Vcc上的电压下降，电荷泵400通过使电荷泵400更强 （即，在第一电流源401和第二电流源402中使更多的晶体管接通以从cpout取得和/或汲 取更多。
34、的电流）来使PLL系统欠阻尼，从而动态地管理由于改变VCO305的振荡频率而导致 的相位累积误差。在一个实施例中，电荷泵400通过使电荷泵400更弱（即，在第一电流源 401和第二电流源402中使更多的晶体管关断以从cpout取得和/或汲取更少的电流）来 使PLL系统过阻尼，从而动态地管理由于改变VCO305的振荡频率而导致的相位累积误差。 0043 图5是根据本公开的一个实施例的使用下降检测器的输出来缩放PLL的频率的电 压受控型振荡器（VCO）500（例如，305）的高级体系结构。应指出的是，图5中的那些具有 与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任 。
35、何方式工作或运行，但是不限于此。 0044 在一个实施例中，VCO500包括多个VCO单元501-1至501-M，其中M是大于二的 整数。在一个实施例中，每个VCO单元（例如，501-1）接收偏压（例如，pbias和/或nbias） 以设定VCO单元的传播延迟。在该实施例中，pbias与图3的Vcntl相同。在一个实施例 中，nbias由基准发生器（未示出）产生。在一个实施例中，每个VCO单元是差分单元（即， 其接收差分输入“in”和“inb”并且产生差分输出“outb”和“out”，其中“inb”是“in”的 逆，并且其中“outb”是“out”的逆）。在一个实施例中，在下一VCO单元的“i。
36、n”端子处接 收VCO单元的“outb”。例如，VCO501-1的“outb”由VCO单元501-2的“in”端子接收，并 且VCO501-1的“out”由VCO单元501-2的“inb”接收。最后一个VCO单元501-1M的输出 被作为输入反馈到第一VCO单元501-1，形成环形振荡器。在一个实施例中，每个VCO单元 接收数字字202 1-N ，以调节与Vcc耦合的p型器件的电阻。在一个实施例中，每个VCO单元 还接收数字字202b 1-N 以调节每个VCO单元的n型电流源强度。 0045 在一个实施例中，当电压供给下降检测器101检测到电源Vcc上的下降（下冲/过 冲）时，电压供给下降检测。
37、器101产生表示温度计代码形式的下降特性的数字字103。在该 实施例中，数字字202 1-N 和202b 1-N 放缓/加速VCO500的振荡频率，使得OutClk维持其平均 频率，而无论下降是下冲还是过冲。 0046 图6是根据本公开的一个实施例的使用下降检测器的输出来缩放VCO单元的延迟 的VCO单元600（例如，501-1）的电路。应指出的是，图6中的那些具有与任何其它图中的 元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行， 但是不限于此。 0047 在一个实施例中，VCO单元600是差分单元，其分别通过n型晶体管MN1和MN2来 接收输入“in”和“in。
38、b”。在一个实施例中，VCO单元600包括并联地耦合在一起的p型器 件MP1和MP2 1-N ，其中MP1是连接的二极管，并且MP2 1-N 的表现类似具有可调电阻的电阻器。 在一个实施例中，至少一个MP2 1-N 能操作以经由pbias（与vcntl相同）接通，而其它晶体管 由来自供给下降检测器200的数字字202 1-N 控制。在一个实施例中，VCO单元600包括并 联地耦合在一起的p型器件MP3和MP4 1-N ，其中MP3是连接的二极管，并且MP4 1-N 的表现类 似具有可调电阻的电阻器。在一个实施例中，至少一个MP3 1-N 总是经由pbias（与vcntl相 同）接通，而其它晶体。
39、管由来自供给下降检测器200的数字字202 1-N 控制。在一个实施例中， MP1和MP2 1-N 的漏极端子形成“outb”节点，而MP3和MP4 1-N 的漏极端子形成“out”节点，其 中“outb”上的信号是“out”上的信号的逆。 说 明 书CN 104038217 A 7/12页 10 0048 在一个实施例中，VCO单元600包括可调n型电流源MN3 1-M ，其中M是大于二的 整数。在一个实施例中，MN3 1-M 接收模拟信号nbias以使电流源偏压。在一个实施例中，作 为202 1-N 的逆的数字字202b 1-N 用于调节电流源MN 1-M 的强度。在图6的右侧，示出了MN。
40、3 1-M 和MP2 1-N 的示例性实施例。 0049 在一个实施例中，MN3 1-M 包括串联地耦合在一起的多个n型晶体管，即，MN4、MN5、 MN6和MN7 1-M 。在一个实施例中，n型器件MN4、MN5和MN6由nbias进行偏压。在一个实施 例中，MN7 1-M 由202b 1-N 控制。虽然MN3 1-M 的实施例图示出通过nbias进行偏压的三个串联 耦合的晶体管，但是可以使用任何数量的串联耦合的晶体管。还可以沿着晶体管的堆叠调 节MN7 1-M 的位置。例如，MN7 1-M 可以位于与MN1和MN2耦合的堆叠的顶部，而不是如图所示 位于堆叠的底部。 0050 在一个实施例中。
41、，MP2 1-N 包括串联地耦合在一起的多个p型晶体管，即，MP5 1-N 、MP6、 MP7和MP8。在一个实施例中，p型器件MP6、MP7和MP8由pbias（与Vcntl相同）偏压。在 一个实施例中，MP5 1-N 由202 1-N 控制。虽然MP2 1-N 的实施例图示出由pbias进行偏压的三个 串联耦合的晶体管，但是可以使用任意数量的串联耦合的晶体管。还可以沿着晶体管的堆 叠调节MN5 1-N 的位置。例如，MN5 1-N 可以位于与MN1和MN2耦合的堆叠的底部，而不是如图 所示位于堆叠的顶部。 0051 图7A是根据本公开的一个实施例的具有自适应地缩放数字PLL（DPLL）的频。
42、率输 出的下降检测器的电路700。应指出的是，图7A中的那些具有与任何其它图中的元件相同 的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限 于此。 0052 在一个实施例中，DPLL701（例如，102）包括相位频率检测器（PFD）702、数字控制 器703、数字滤波器704、数字受控型振荡器（DCO）705和分配器706。为了不混淆实施例， DPLL701的全部部件均未示出。在一个实施例中，PFD702接收RefClk和来自分配器706的 反馈时钟（FbClk），并且产生指示在相位和频率方面FbClk是位于RefClk之前还是之后的 上行（Up）信号和下行（“。
43、Dn”）信号。在一个实施例中，Up信号和Dn信号由数字控制器703 接收，数字控制器703产生用于数字滤波器704的控制字。在一个实施例中，数字控制器 703是有限状态机。在一个实施例中，数字滤波器704对控制字中的数字噪声进行滤波并且 产生用于DCO705的滤波代码。 0053 在一个实施例中，数字滤波器704也接收来自供给下降检测器101的数字字202 1-N （与103相同）。在一个实施例中，数字字202 1-N 用于调节滤波器系数以改变DPLL环的特性。 例如，数字字202 1-N 用于使DPLL系统过阻尼或欠阻尼，以便动态地管理累积的相位误差。 0054 图7B是根据本公开的一个实施。
44、例的具有下降检测器的数字滤波器720（例如， 704），下降检测器动态地管理由DPLL700的频率输出的变化引起的相位误差累积。应指出 的是，图7B中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与 所描述的方式相似的任何方式工作或运行，但是不限于此。 0055 在一个实施例中，数字滤波器720包括：第一级721，其由比例系数限定；第二 级722，其由积分系数限定；第一加法器723、第二加法器724和时序单元725。在一个 实施例中，和都是可编程的。在一个实施例中，第一级721和第二级722接收来自数 字控制器703的控制信号。在该实施例中，第一级721和第二级722还接收。
45、数字字103，其 说 明 书CN 104038217 A 10 8/12页 11 用于分别对第一级（721）和第二级（722）的和进行编程。 0056 在一个实施例中，数字滤波器720的传递函数表达为： 0057 +/（1-z -1 ） 0058 在一个实施例中，通过第一加法器723将第一级721的输出与第二加法器724的 输出相加以产生信号OUT（与图7A中的信号代码相同）。在一个实施例中，第二加法器724 将第二级722的输出与第二加法器724的输出的前一值相加。在一个实施例中，在每个 RefClk周期，通过时序单元725（例如，触发器）将第二加法器724的输出锁存以产生第二 加法器724。
46、的输出的前一值。在一个实施例中，当供给下降检测器101检测到Vcc下降时， 数字滤波器703通过根据数字字103来改变和系数的值从而调节DPLL701的环带宽。 0059 重新参考图7A，在一个实施例中，DCO705接收数字字103（例如，202 1-N ）以调节 OutClk的频率。例如，数字字103（例如，202 1-N ）可接通或关断DCO单元的用于增大和/或 减小通过DCO单元的传播延迟的晶体管。通过分配器706将输出OutClk分频以产生FbClk。 在一个实施例中，仅DCO705接收来自供给下降检测器101的数字字103（例如，202 1-N ）。在 另一实施例中，DCO705和数。
47、字滤波器704两者都接收来自供给下降检测器101的数字字 103（例如，202 1-N ）。在其它实施例中，DPLL701的其它部件也可以接收数字字103（例如， 202 1-N ）以调节DPLL的环特性。 0060 在一个实施例中，当电压供给下降检测器101检测到电源Vcc上的下降（过冲/下 冲）时，电压供给下降检测器101产生表示温度计代码形式的下降特性的数字字103。在 该实施例中，DPLL701接收数字字103，并且在过冲的情况下加速DCO705的振荡频率，然后 随着过冲开始返回标称电压而使其放缓，使得OutClk维持其平均频率，而无论下降事件如 何。在下冲的情况下，DPLL701接收。
48、数字字103并且使DCO705的振荡频率放缓，然后随着下 冲开始返回到标称电压而使其加速，使得OutClk维持其平均频率，而无论下降事件如何。 0061 图8是根据本公开的一个实施例的使用下降检测器的输出来缩放PLL的频率的 DCO800（例如，705）的高级电路。应指出的是，图8中的那些具有与任何其它图中的元件相 同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不 限于此。 0062 在一个实施例中，DCO800包括多个DCO单元801-1至801-M，这些DCO单元耦合在 一起以形成环形振荡器，其中M是大于二的整数。在一个实施例中，每个DCO单元均是反 相单元。
49、，使得其输出“out”是其输入“in”的逆。最后一个DCO单元801-M的输出与第一个 DCO单元801-1的输入耦合。在一个实施例中，每个DCO单元接收数字字202 1-N 的一位以调 节DCO单元的延迟。在一个实施例中，每个DCO单元还接收数字字202b 1-N 的多个位以调节 DCO单元的延迟，其中数字字202b 1-N 是数字字202 1-N 的逆。 0063 图9是根据本公开的一个实施例的使用下降检测器的输出来缩放DCO单元的延迟 的DCO单元900（例如，801-1）的电路。应指出的是，图9中的那些具有与任何其它图中的 元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行， 但是不限于此。 0064 在一个实施例中，DCO单元900包括p型晶体管MP1，其可操作以接通。在一个实 施例中，MP1与由来自数字滤波器704的Code 1-M 控制的多个p型晶体管MP3 1-M 并联地耦合， 其中M是整数。在一个实施例中，M。