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1、(10)申请公布号 CN 102804148 A (43)申请公布日 2012.11.28 C N 1 0 2 8 0 4 1 4 8 A *CN102804148A* (21)申请号 201080026882.9 (22)申请日 2010.05.10 2009-146750 2009.06.19 JP G06F 12/00(2006.01) (71)申请人松下电器产业株式会社 地址日本大阪府 (72)发明人仲林久贵 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人汪惠民 (54) 发明名称 锁存定时调整装置及使用该装置的存储器存 取系统 (57) 摘要 锁存定时调整装置。
2、(10)包括：第一至第三可 变延迟部(14a、14b、14c)，分别使用第一至第三 可变延迟量延迟选通信号DQS；第一数据锁存部 (19a)，接收第一可变延迟部(14a)的输出，锁存 数据信号DQ；第二数据锁存部(19b)，接收第二可 变延迟部(14b)的输出，锁存数据信号；第三数据 锁存部(19c)，接收第二可变延迟部(14c)的输 出，锁存数据信号；比较部(23)，进行第一及第二 数据锁存部的输出的比较，以及第二及第三数据 锁存部的输出的比较；延迟调整部(24)，基于比 较部的比较结果，调整第一及第三可变延迟量，基 于调整后的第一及第三可变延迟量，调整第二可 变延迟量。 (30)优先权数据。
3、 (85)PCT申请进入国家阶段日 2011.12.16 (86)PCT申请的申请数据 PCT/JP2010/003180 2010.05.10 (87)PCT申请的公布数据 WO2010/146763 JA 2010.12.23 (51)Int.Cl. 权利要求书1页 说明书6页 附图7页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 6 页 附图 7 页 1/1页 2 1.一种锁存定时调整装置，其特征在于，调整从存储器输出的数据信号的锁存定时，包 括： 第一可变延迟部，使用第一可变延迟量延迟从所述存储器输出的选通信号； 第二可变延迟部，使用第二可变。
4、延迟量延迟所述选通信号； 第三可变延迟部，使用第三可变延迟量延迟所述选通信号； 第一数据锁存部，接收所述第一可变延迟部的输出，锁存所述数据信号； 第二数据锁存部，接收所述第二可变延迟部的输出，锁存所述数据信号； 第三数据锁存部，接收所述第三可变延迟部的输出，锁存所述数据信号； 比较部，进行所述第一数据锁存部的输出与所述第二数据锁存部的输出的第一比较， 以及所述第二数据锁存部的输出与所述第三数据锁存部的输出的第二比较；以及 延迟调整部，在所述第一比较的结果不一致的情况下进行所述第一可变延迟量的调 整，以及在所述第二比较的结果不一致的情况下进行所述第三可变延迟量的调整，并且基 于该调整后的第一及第。
5、三可变延迟量进行所述第二可变延迟量的调整。 2.根据权利要求1所述的锁存定时调整装置，其特征在于： 所述延迟调整部在所述第一比较的结果不一致的情况下增加所述第一可变延迟量，在 所述第二比较的结果不一致的情况下减少所述第三可变延迟量。 3.根据权利要求1至2中任一项所述的锁存定时调整装置，其特征在于： 所述延迟调整部将所述第一及第三可变延迟量的中间值作为所述第二可变延迟量。 4.根据权利要求1所述的锁存定时调整装置，其特征在于： 所述延迟调整部在CPU上执行； 该锁存定时调整装置包括保存所述第一至第三可变延迟量的保存部； 所述第一至第三可变延迟部分别使用所述保存部中保存的第一至第三可变延迟量延 。
6、迟所述选通信号。 5.根据权利要求1所述的锁存定时调整装置，其特征在于： 所述第一至第三可变延迟部串联连接。 6.根据权利要求1所述的锁存定时调整装置，其特征在于： 经由传输所述数据信号的数据信号线以及传输所述选通信号的选通信号线与所述存 储器连接。 7.根据权利要求1所述的锁存定时调整装置，其特征在于： 所述第一至第三数据锁存部分别使用所述第一至第三可变延迟部的输出的上升沿以 及下降沿这两个边沿的定时锁存所述数据信号。 8.一种存储器存取系统，其特征在于包括： 权利要求1的锁存定时调整装置；以及 电源供应电路，基于所述锁存定时调整装置中的所述第一可变延迟量与所述第三可变 延迟量的差，控制对所。
7、述锁存定时调整装置以及存储器供应的电源电压。 9.根据权利要求8所述的存储器存取系统，其特征在于： 包括检测所述存储器的温度的温度检测电路； 所述电源供应电路基于所述温度检测电路的检测结果控制所述电源电压。 权 利 要 求 书CN 102804148 A 1/6页 3 锁存定时调整装置及使用该装置的存储器存取系统 技术领域 0001 本发明涉及存储器存取系统，尤其涉及调整数据的锁存定时的技术。 背景技术 0002 在近年来的存储器系统中，随着大容量、高速数据处理化，多使用如 SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)那。
8、样能 够进行与时钟信号同步的数据输入输出的存储器设备。在这些存储器设备中，与数据选通 信号(DQS)的上升沿以及下降沿的两个边沿同步，进行数据信号(DQ)的输入输出。 0003 进而，为了增大一次读写的数据的数量，采用使输入输出电路的动作高速化以增 大数据传输速度的Double Date Rate(DDR，双数据速率)方式的存储器设备成为主流。在 DDR方式中，为了实现低耗电化，用低电压驱动输入输出电路。其结果是，具有数据信号对选 通信号的有效期间变短的倾向。另外，在考虑与制造过程偏差、温度变化、电压变化等相伴 随的数据信号与选通信号的定时(timing)关系的变动的情况下，稳定的数据输入输出。
9、变 得较为困难。 0004 作为上述问题的解决手段之一，为了进行通过选通信号锁存数据信号的定时的调 整，进行校准(calibration)。例如，在进行通常的存储器存取动作之前，在可变延迟部中设 定多个延迟量，使用由上述多个延迟量延迟了的选通信号来锁存数据信号。并且，在对锁存 的值进行了比较的结果中，例如将与中心值对应的选通信号作为通常的存储器存取动作中 的最佳的选通信号，由此调整数据的锁存定时(例如参照专利文献1)。 0005 现有技术文献 0006 专利文献 0007 专利文献1：JP特开2004-185608号公报 发明内容 0008 发明要解决的问题 0009 以往的数据锁存调整装置在。
10、进行通常的存储器存取动作之前进行校准动作。因 此，在通常的存储器存取动作中产生了数据信号的锁存定时的变动的情况下，需要一旦停 止通常的存储器存取动作，重新进行校准动作。其结果是，存在妨碍存储器存取动作的高速 化的问题。 0010 本发明鉴于该问题而作，要解决的问题是在通常的存储器存取动作中能够进行锁 存定时的调整。 0011 用于解决问题的手段 0012 为了解决上述问题，本发明中采用如下解决手段。即，作为调整从存储器输出的数 据信号的锁存定时的锁存定时调整装置，包括：第一可变延迟部，使用第一可变延迟量延迟 从存储器输出的选通信号；第二可变延迟部，使用第二可变延迟量延迟选通信号；第三可 变延迟。
11、部，使用第三可变延迟量延迟选通信号；第一数据锁存部，接收第一可变延迟部的输 说 明 书CN 102804148 A 2/6页 4 出，锁存数据信号；第二数据锁存部，接收第二可变延迟部的输出，锁存数据信号；第三数 据锁存部，接收第三可变延迟部的输出，锁存数据信号；比较部，进行第一数据锁存部的输 出与第二数据锁存部的输出的第一比较，以及第二数据锁存部的输出与第三数据锁存部的 输出的第二比较；以及延迟调整部，在第一比较的结果不一致的情况下进行第一可变延迟 量的调整，以及在第二比较的结果不一致的情况下进行第三可变延迟量的调整，并且基于 该调整后的第一及第三可变延迟量进行第二可变延迟量的调整。 0013。
12、 据此，从存储器输出的数据信号使用由三个不同的可变延迟量延迟了的选通信号 分别锁存，在第一比较的结果不一致的情况下调整第一可变延迟量，在第二比较的结果不 一致的情况下调整第三可变延迟量，进而调整第二可变延迟量。据此，各可变延迟量受到反 馈控制，各数据锁存部的输出一致，因此在通常的存储器存取动作中也能调整锁存数据信 号的定时。 0014 具体而言，延迟调整部在第一比较的结果不一致的情况下增加第一可变延迟量， 而在第二比较的结果不一致的情况下减少第三可变延迟量。据此，即使数据信号的有效期 间发生变动，通过增加第一可变延迟量以使之与有效期间的开始位置一致，另一方面减少 第三可变延迟量以使之与有效期间。
13、的结束位置一致，能够应对有效期间的变动。 0015 另外，具体而言，延迟调整部将第一及第三可变延迟量的中间值作为第二可变延 迟量。据此，即使数据信号的有效期间发生变动，也能在有效期间内正确地进行锁存。 0016 或者，延迟调整部在CPU上执行；上述锁存定时调整装置包括保存第一至第三可 变延迟量的保存部；第一至第三可变延迟部分别使用保存部中保存的第一至第三可变延迟 量延迟选通信号。据此，能够省略延迟调整部的电路结构，因此能够使锁存定时调整装置的 电路规模小型化。 0017 另外，具体而言，第一至第三可变延迟部串联连接是较为理想的。另外，第一至第 三数据锁存部可以分别使用第一至第三可变延迟部的输出。
14、的上升以及下降的两个边沿的 定时锁存数据信号。 0018 另外，作为存储器存取系统，可以包括：上述锁存定时调整装置；以及电源供应电 路，基于锁存定时调整装置中的第一可变延迟量与第三可变延迟量的差，控制对锁存定时 调整装置以及存储器供应的电源电压。较为理想的是，上述存储器存取系统包括温度检测 电路，检测存储器的温度；电源供应电路基于温度检测电路的检测结果控制电源电压。 0019 据此，即使存在电压变化或温度变化，也能调整数据信号的锁存定时，能提高存储 器存取的性能。 0020 发明效果 0021 根据本发明，在通常的存储器存取动作中，也能够调整数据信号的锁存定时。据 此，能够使存储器存取动作高速。
15、化，提高个人计算机等的性能。 附图说明 0022 图1是表示第一实施方式的锁存定时调整装置的结构的模块图。 0023 图2是图1的锁存定时调整装置的动作流程图。 0024 图3是表示第一实施方式的变形例的锁存定时调整装置的结构的模块图。 0025 图4是表示第二实施方式的存储器存取系统的结构的模块图。 说 明 书CN 102804148 A 3/6页 5 0026 图5是图4的存储器存取系统的动作流程图。 0027 图6是表示第二实施方式的变形例的存储器存取系统的结构的模块图。 0028 图7是图6的存储器存取系统的动作流程图。 具体实施方式 0029 以下，参照附图说明用于实施本发明的方式。。
16、 0030 0031 图1是表示第一实施方式的锁存定时调整装置10的结构的模块图。锁存定时调 整装置10经由数据信号线12以及选通信号线13与存储器30连接，调整从存储器30输出 的数据信号DQ的锁存定时。 0032 可变延迟部14a接收从存储器30输出的选通信号DQS，用设定的可变延迟量使之 发生延迟。可变延迟部14b用设定的可变延迟量使来自可变延迟部14a的输出发生延迟。 可变延迟部14c用设定的可变延迟量使来自可变延迟部14b的输出发生延迟。上述可变延 迟部14a、14b、14c例如能够用多个延迟单元(cell)构成。 0033 数据锁存部19a使用可变延迟部14a的输出的上升沿以及下降。
17、沿这两个边沿的定 时来锁存数据信号DQ。数据锁存部19b使用可变延迟部14b的输出的上升沿以及下降沿这 两个边沿的定时来锁存数据信号DQ。数据锁存部19c使用可变延迟部14c的输出的上升沿 以及下降沿这两个边沿的定时来锁存数据信号DQ。 0034 此外，数据锁存部19b在锁存定时调整装置10的初始设定处理时，接收由选择部 17在可变延迟部14a、14b、14c的输出中选择的一个输出，并锁存数据信号DQ。 0035 FIFO电路部26依次存储由数据锁存部19b锁存的数据信号DQ。FIFO电路部26 中存储的数据信号DQ由CPU25读出并处理。 0036 比较部23进行数据锁存部19a、19b的输。
18、出的比较以及数据锁存部19b、19c的输 出的比较。 0037 延迟调整部24在数据锁存部19a、19b的输出的比较的结果以及数据锁存部19b、 19c的输出的比较的结果不一致的情况下，调整可变延迟部14a、14b、14c中设定的可变延 迟量。具体而言，在数据锁存部19a、19b的输出变得不一致的情况下，增加可变延迟部14a 中设定的可变延迟量。另一方面，在数据锁存部19b、19c的输出变得不一致的情况下，减少 可变延迟部14c中设定的可变延迟量。并且，将可变延迟部14a、14c中设定的可变延迟量 的中间值作为可变延迟部14b中设定的可变延迟量。保存部27保存三个可变延迟量。 0038 接着，。
19、使用图1以及图2说明本实施方式的锁存定时调整装置10的动作。图2是 锁存定时调整装置10的动作流程图。首先，例如，如刚刚接通电源之后这样，在进行通常的 存储器存取动作之前，CPU25作为初始化处理进行校准，决定可变延迟部14a、14b、14c中设 定的可变延迟量(步骤S1)。 0039 具体而言，CPU25预先将作为初始值的可变延迟量分配给可变延迟部14a、14b、 14c。并且，选择部17接收来自CPU25的指示，选择可变延迟部14a的输出。可变延迟部 14a使用设定的可变延迟量延迟选通信号DQS。并且，数据锁存部19b经由选择部17接收 可变延迟部14a的输出，锁存数据信号DQ。 0040。
20、 同样，根据来自CPU25的指示，选择部17依次选择可变延迟部14b、14c的输出。数 说 明 书CN 102804148 A 4/6页 6 据锁存部19b经由选择部17接收可变延迟部14b、14c的输出，依次锁存数据信号DQ。 0041 随后，CPU25根据数据锁存部19b中锁存的三个数据信号DQ的期望值，测定其有 效期间。并且，以来自可变延迟部14a的输出的边沿对应于有效期间的开始位置的方式，决 定可变延迟部14a中设定的可变延迟量。另外，以来自可变延迟部14c的输出的边沿对应 于有效期间的结束位置的方式，决定可变延迟部14c中设定的可变延迟量。进而，将可变延 迟部14a、14c中设定的可。
21、变延迟量的中间值作为可变延迟部14b中设定的可变延迟量。另 外，保存部27保存三个可变延迟量。 0042 并且，锁存定时调整装置10进行通常的存储器存取动作(步骤S2)。 0043 接着，说明通常的存储器存取动作中的锁存定时的调整动作。数据锁存部19a、 19b、19c分别使用可变延迟部14a、14b、14c的输出来锁存数据信号DQ。比较部23比较来 自数据锁存部19a、19b的输出(步骤S3)。在该比较结果变得不一致的情况下(步骤S3的 “是”分支)，延迟调整部24增加可变延迟部14a中设定的可变延迟量，例如使可变延迟量 推迟1个延迟单元(步骤S4)。 0044 进而，比较部23比较来自数据。
22、锁存部19b、19c的输出(步骤S5)。在该比较结果 变得不一致的情况下(步骤S5的“是”分支)，延迟调整部24减少可变延迟部14c中设定 的可变延迟量，例如使可变延迟量提前1个延迟单元(步骤S6)。 0045 决定调整后的两个可变延迟量后，延迟调整部24作为可变延迟部14a、14c中设定 的可变延迟量的中间值计算出可变延迟部14b中设定的可变延迟量(步骤S7)。 0046 随后，延迟调整部24判定存储器30是否正在进行对通常的存储器存取动作不产 生影响的刷新动作(步骤S8)。作为其结果，在正在进行刷新动作的情况下(步骤S8的“是” 分支)，将调整后的三个可变延迟量分别存储到保存部27中，并且。
23、设定到可变延迟部14a、 14b、14c中并进行更新(步骤S9)。并且，在正在进行通常的存储器存取动作的期间中反复 执行步骤S2至S9，在通常的存储器存取动作结束后，结束锁存定时的调整动作。 0047 此外，可变延迟部14a、14b、14c也可以并联连接。另外，也可以在步骤S3之前执 行步骤S5，在步骤S4之前执行步骤S6。进而，也可以同时执行步骤S3与步骤S5，同时执行 步骤S4与步骤S6。 0048 以上，根据本实施方式，在通常的存储器存取动作中，也能调整在有效期间内锁存 数据信号DQ的定时。据此，能够正确地锁存数据信号DQ。 0049 第一实施方式的变形例 0050 图3是表示第一实施方。
24、式的变形例的锁存定时调整装置10A的结构的模块图。锁 存定时调整装置10A中，比较部23与CPU25连接，在CPU25上执行第一实施方式的锁存定 时调整装置10的延迟调整部24中的处理。 0051 CPU25在通常的存储器存取动作中，基于比较部23的比较结果，调整三个可变延 迟量。保存部27保存调整后的三个可变延迟量。可变延迟部14a、14b、14c使用保存部27 中保存的可变延迟量分别延迟选通信号DQS。 0052 以上，根据本变形例，能够省略延迟调整部24的电路结构，因此能够实现锁存定 时调整装置10A的电路规模的小型化。 0053 0054 图4是表示第二实施方式的存储器存取系统40的结。
25、构的模块图。以下，仅说明与 说 明 书CN 102804148 A 5/6页 7 第一实施方式的不同点。 0055 电源供应电路33将由CPU25指示的电压供应给锁存定时调整装置10以及存储器 30。 0056 接着，使用图4以及图5说明本实施方式的存储器存取系统40的动作。图5是存 储器存取系统40的动作流程图。 0057 在通常的存储器存取动作中，CPU25判定锁存定时调整装置10以及存储器30中的 电源电压是否存在变化(步骤S10)。并且，在存在电源电压的变化的情况下(步骤S10的 “是”分支)，电源供应电路33变更对锁存定时调整装置10以及存储器30供应的电源电压 (步骤S11)。 0。
26、058 具体而言，CPU25在检测出电源电压的下降时，在可变延迟部14a、14c的可变延迟 量的差变得比指定值小后，输出用于增加电源电压的电压信号。并且，电源供应电路33在 接收电压信号后，增加对锁存定时调整装置10以及存储器30供应的电源电压。 0059 另一方面，CPU25在检测出电源电压的上升时，在可变延迟部14a、14c的可变延迟 量的差变得比指定值大后，输出用于减少电源电压的电压信号。并且，电源供应电路33在 接收电压信号后，减少对锁存定时调整装置10以及存储器30供应的电源电压。 0060 以上，根据本实施方式，即使在通常的存储器存取动作中，由于电源电压的变化而 使数据信号DQ的有。
27、效期间发生变动，也能与该变动对应地调整锁存定时。 0061 第二实施方式的变形例 0062 图6是表示第二实施方式的变形例的存储器存取系统40A的结构的模块图。锁存 定时调整装置10B包括温度检测电路37。温度检测电路37从存储器30接收表示温度的信 号，并输出温度检测信号。 0063 接着，使用图6以及图7说明存储器存取系统40A的动作。图7是存储器存取系 统40A的动作流程图。此外，在步骤S9之前与实施方式2相同，因此省略说明。 0064 在通常的存储器存取动作中，温度检测电路37检测存储器30的温度是否存在变 化(步骤S12)。并且，在存在存储器30的温度变化的情况下(步骤S13的“是”。
28、分支)，电 源供应电路33进行控制对锁存定时调整装置10B以及存储器30供应的电源电压的电压供 应控制(步骤S13)。 0065 具体而言，温度检测电路37检测出存储器30的温度变得比指定温度高后，输出表 示高温的温度检测信号。于是，CPU25输出用于减少电源电压的电压信号。电源供应电路 33在接收电压信号后，减少对锁存定时调整装置10B以及存储器30供应的电源电压。 0066 另外，温度检测电路37检测出存储器30的温度已恢复为指定温度后，输出表示通 常温度的温度检测信号。于是，CPU25输出用于将电源电压恢复为原来值的电压信号。电 源供应电路33在接收电压信号后，将对锁存定时调整装置10B。
29、以及存储器30供应的电源 电压恢复为原来值。 0067 此外，在本变形例中，除了温度变化，还可以考虑数据信号DQ的有效期间，来控制 电源电压。 0068 以上，根据本变形例，即使在通常的存储器存取动作中发生温度变化，也能调整数 据信号DQ的锁存定时。 0069 产业上的利用可能性 说 明 书CN 102804148 A 6/6页 8 0070 本发明的锁存定时调整装置在通常的存储器存取动作中也能调整数据信号的锁 存定时，因此对要求更高速度的性能的个人计算机等是有用的。 0071 符号说明 0072 10、10A、10B 锁存定时调整装置 0073 12 数据信号线 0074 13 选通信号线 。
30、0075 14a 可变延迟部(第一可变延迟部) 0076 14b 可变延迟部(第二可变延迟部) 0077 14c 可变延迟部(第三可变延迟部) 0078 19a 数据锁存部(第一数据锁存部) 0079 19b 数据锁存部(第二数据锁存部) 0080 19c 数据锁存部(第三数据锁存部) 0081 23 比较部 0082 24 延迟调整部 0083 25 CPU 0084 27 保存部 0085 30 存储器 0086 33 电源供应电路 0087 37 温度检测电路 0088 40、40A 存储器存取系统 0089 DQ 数据信号 0090 DQS 选通信号 说 明 书CN 102804148 A 1/7页 9 图1 说 明 书 附 图CN 102804148 A 2/7页 10 图2 说 明 书 附 图CN 102804148 A 10 3/7页 11 图3 说 明 书 附 图CN 102804148 A 11 4/7页 12 图4 说 明 书 附 图CN 102804148 A 12 5/7页 13 图5 说 明 书 附 图CN 102804148 A 13 6/7页 14 图6 说 明 书 附 图CN 102804148 A 14 7/7页 15 图7 说 明 书 附 图CN 102804148 A 15 。