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1、(10)申请公布号 CN 102779550 A (43)申请公布日 2012.11.14 C N 1 0 2 7 7 9 5 5 0 A *CN102779550A* (21)申请号 201110122303.7 (22)申请日 2011.05.12 G11C 11/56(2006.01) H01L 27/24(2006.01) H01L 21/82(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人刘明 许中广 霍宗亮 谢常青 龙世兵 张满红 李冬梅 王琴 刘璟 朱晨昕 (74)专利代理机构北京集佳知识产权代理有限 公司 。
2、11227 代理人逯长明 王宝筠 (54) 发明名称 多功能存储单元、阵列及其制造方法 (57) 摘要 本发明实施例公开了一种多功能存储单元， 包括：半导体衬底；位于半导体衬底上的电荷俘 获式存储器，所述电荷俘获式存储器包括存储叠 层结构以及在存储叠层结构两侧衬底内的源漏 区；位于存储叠层结构一侧的源漏区上的阻变存 储器。通过将电荷俘获式存储器和阻变存储器集 成在一个存储单元中，可以根据不同的应用环境 实现CTM或RRAM两种不同的存储方式，通过制造 该存储单元便能提供具有CTM和RRAM两种功能的 存储器件，大大降低了存储器产品的制造成本。 (51)Int.Cl. 权利要求书1页 说明书6页。
3、 附图9页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 6 页 附图 9 页 1/1页 2 1.一种多功能存储单元，其特征在于，包括： 半导体衬底； 位于半导体衬底上的电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结构以 及在存储叠层结构两侧衬底内的源漏区； 位于存储叠层结构一侧的源漏区上的阻变存储器。 2.根据权利要求1所述的多功能存储单元，其特征在于，在所述源漏区和阻变存储器 的下电极之间还包括：掺杂氧化层，所述掺杂氧化层具有同源漏区相反的掺杂类型。 3.根据权利要求2所述的多功能存储单元，其特征在于，所述掺杂氧化层为掺杂的二 氧化硅。 4.。
4、根据权利要求1-3中任一项所述的多功能存储单元，其特征在于，所述阻变存储器 一侧的源漏区的面积大于另一侧源漏区的面积。 5.一种多功能存储阵列，包括M*N个如权利要求1-4中任一项所述的多功能存储单元， 每M个所述多功能存储单元组成存储阵列的一行，一共有N行，其中， 对于第n行中的多功能存储单元U (n，m-1) 、U (n，m) 和U (n，m+1) ，U (n，m-1) 与U (n，m) 共用阻变存储 器一侧的源漏区，U (n，m) 与U (n，m+1) 共用另一侧的源漏区； 第n行中的所有共用阻变存储器一侧的源漏区同一条位线BL n 电连接； 对于第m列上的多功能存储单元U (0，1-N。
5、-1，m) ，N个电荷俘获式存储器的栅极同一条第一 字线WL m 电连接，N个阻变存储器的上电极同一条第二字线WL m 电连接，其中，M0，N 0，且0mM，0nN。 6.一种多功能存储装置，包括如权利要求5所述的多功能存储阵列，以及第一多路选 择器、第二多路选择器、列译码器和行译码器，其中，所述位线同第一多路选择器相连接，所 述第一字线和第二字线同第二多路选择器相连接，列译码器连接至第一多路选择器，行译 码器连接至第二多路选择器，且第一多路选择器和第二多路选择器同外部读写装置相连 接，实现对存储阵列内的不同存储器的选择。 7.一种多功能存储单元的制造方法，其特征在于，包括： 提供半导体衬底；。
6、 在所述半导体衬底上形成电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结 构以及在存储叠层结构两侧衬底内的源漏区； 在位于叠层结构一侧的源漏区上形成阻变存储器。 8.根据权利要求7所述的制造方法，其特征在于，在形成电荷俘获式存储器的源漏区 之后，形成阻变存储器下电极之前，还包括步骤：在所述叠层结构一侧的源漏区上形成掺杂 氧化层，所述掺杂氧化层具有同源漏区相反的掺杂类型。 9.根据权利要求8所述的制造方法，其特征在于，所述掺杂氧化层为掺杂的二氧化硅。 10.根据权利要求7-9中任一项所述的制造方法，其特征在于，所述阻变存储器一侧的 源漏区的面积大于另一侧源漏区的面积。 权 利 要 求 书CN。
7、 102779550 A 1/6页 3 多功能存储单元、 阵列及其制造方法 技术领域 0001 本发明涉及半导体存储器件及制造技术，更具体地说，涉及一种多功能存储单元、 阵列及其制造方法。 背景技术 0002 随着可携式个人设备的流行，非挥发性存储器的需求进一步的增加，目前市场 上的非挥发性存储器仍以闪存(Flash)为主流，却正面临着严峻的挑战。为了更好地提 高存储密度和数据存储的可靠性，研发重点逐渐转向可以取代闪存的新型非挥发性存储 器，多种新型存储器技术得到了发展，其中，电荷俘获式存储器(CTM，Charging Trapping Memory)和阻变存储器(RRAM，Resistive。
8、 Random Access Memory)是两个具有代表性的研 究方向。 0003 CTM采用电荷分立存储技术，利用相互绝缘的存储节点来存储电荷，有效地缓解了 隧穿氧化层和数据保持能力之间的矛盾。参考图1，图1为CTM存储器的基本结构，主要包 括：隧穿层104、存储层105、阻挡层106、栅电极107以及源极102、漏极103，通过处于隧穿 层和阻挡层之间的存储层的特性实现电荷存储，例如利用氮化物自身的深能级缺陷作为电 荷存储介质，或者利用分离的纳米晶作为电荷存储介质等。由于只有隧穿层中具有漏电通 道，只会造成少数存储电荷的流失，大大提高存储器件的电荷保持能力。 0004 RRAM的存储原理。
9、是建立在阻变材料的可逆阻变特性上，也就是说，阻变材料在电 信号下可以在高阻态和低阻态间实现可逆的转变。RRAM的基本结构如图2所示，主要包括： 衬底201，下电极202、阻变层203和上电极204，通过阻变层的阻变材料的特性实现高低阻 态的转变，具有阻变特性的材料例如二元过渡族金属氧化物、固态电解液材料等等。RRAM具 有写入电压低、写入擦除时间短、非破坏性读取、结构简单、面积小等优点。 0005 但是，目前的存储器只具有单一的存储方式，并没有一种通用的存储器，不可以根 据不同的应用环境实现CTM或RRAM不同的存储方式，这样需要分别制造CTM和RRAM产品 来满足两种器件的功能，会大大提高存。
10、储器产品的制造成本。 发明内容 0006 本发明实施例提供一种多功能存储单元、阵列及其制造方法，具有CTM和RRAM两 种存储方式，通过制造该存储单元，便能实现CTM或RRAM两种存储方式，降低了制造成本。 0007 为实现上述目的，本发明实施例提供了如下技术方案： 0008 一种多功能存储单元，包括： 0009 半导体衬底； 0010 位于半导体衬底上的电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结 构以及在存储叠层结构两侧衬底内的源漏区； 0011 位于存储叠层结构一侧的源漏区上的阻变存储器。 0012 可选地，在所述源漏区和阻变存储器的下电极之间还包括：掺杂氧化层，所述掺杂 说 明。
11、 书CN 102779550 A 2/6页 4 氧化层具有同源漏区相反的掺杂类型。 0013 可选地，所述掺杂氧化层为掺杂的二氧化硅。 0014 可选地，所述阻变存储器一侧的源漏区的面积大于另一侧源漏区的面积。 0015 此外，在本发明的另一个方面，还提供了根据上述存储单元组成的多功能存储阵 列，包括M*N个如权利要求1-4中任一项所述的多功能存储单元，每M个所述多功能存储单 元组成存储阵列的一行，一共有N行，其中， 0016 对于第n行中的多功能存储单元U (n，m-1) 、U (n，m) 和U (n，m+1) ，U (n，m-1) 与U (n，m) 共用阻变 存储器一侧的源漏区，U (n，。
12、m) 与U (n，m+1) 共用另一侧的源漏区； 0017 第n行中的所有共用阻变存储器一侧的源漏区同一条位线BL n 电连接； 0018 对于第m列上的多功能存储单元U (0，1-N-1，m) ，N个电荷俘获式存储器的栅极同一条 第一字线WL m 电连接，N个阻变存储器的上电极同一条第二字线WL m 电连接，其中，M0， N0，且0mM，0nN。 0019 此外，在本发明的又一个方面，还提供了一种多功能存储装置，包括如上所述的多 功能存储阵列，以及第一多路选择器、第二多路选择器、列译码器和行译码器，其中，所述位 线同第一多路选择器相连接，所述第一字线和第二字线同第二多路选择器相连接，列译码 。
13、器连接至第一多路选择器，行译码器连接至第二多路选择器，且第一多路选择器和第二多 路选择器同外部读写装置相连接，实现对存储阵列内的不同存储器的选择。 0020 此外，本发明实施例还公开了，一种多功能存储单元的制造方法，包括： 0021 提供半导体衬底； 0022 在所述半导体衬底上形成电荷俘获式存储器，所述电荷俘获式存储器包括存储叠 层结构以及在存储叠层结构两侧衬底内的源漏区； 0023 在位于叠层结构一侧的源漏区上形成阻变存储器。 0024 优选地，在形成电荷俘获式存储器的源漏区之后，形成阻变存储器下电极之前，还 包括步骤：在所述叠层结构一侧的源漏区上形成掺杂氧化层，所述掺杂氧化层具有同源漏 。
14、区相反的掺杂类型。 0025 优选地，所述掺杂氧化层为掺杂的二氧化硅。 0026 优选地，所述阻变存储器一侧的源漏区的面积大于另一侧源漏区的面积。 0027 与现有技术相比，上述技术方案具有以下优点： 0028 本发明实施例的多功能存储单元、阵列及其制造方法，通过半导体衬底上的电荷 俘获式存储器，以及电荷俘获式存储器的源区上的阻变存储器，将电荷俘获式存储器和阻 变存储器集成在一个存储单元中，可以根据不同的应用环境实现CTM或RRAM两种不同的存 储方式，通过制造该存储单元便能提供具有CTM和RRAM两种功能的存储器件，大大降低了 存储器产品的制造成本。 附图说明 0029 通过附图所示，本发明。
15、的上述及其它目的、特征和优势将更加清晰。在全部附图中 相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示 出本发明的主旨。 0030 图1为电荷俘获式存储器的基本结构的示意图； 说 明 书CN 102779550 A 3/6页 5 0031 图2为阻变存储器的基本结构的示意图； 0032 图3为根据本发明实施例的多功能存储单元的结构示意图； 0033 图4为根据本发明实施例的多功能存储单元阵列的示意图； 0034 图5为根据本发明实施例的多功能存储装置的示意图； 0035 图6为根据本发明实施例的多功能存储装置的操作流程图； 0036 图7-18图为根据本发明实施例。
16、的多功能存储单元制造过程的示意图。 具体实施方式 0037 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式做详细的说明。 0038 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以 采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的 情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。 0039 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度。
17、、宽度及深度的三维空间尺寸。 0040 正如背景技术部分所述，传统的存储器只具有单一的存储方式，需要分别制造CTM 和RRAM产品来满足两种器件的功能的需求，会大大提高存储器产品的制造成本。为此，本 发明提供了一种多功能存储单元，可以同时满足CTM和RRAM两种器件的功能的需求，降低 制造成本。 0041 参考图3，所述多功能存储单元包括： 0042 半导体衬底300； 0043 半导体衬底300上的电荷俘获式存储器310，所述电荷俘获式存储器310包括存储 叠层结构309以及在存储叠层结构309两侧衬底内的源漏区306、307； 0044 位于存储叠层结构309一侧的源漏区306上的阻变存储。
18、器320。 0045 其中，在一个实施例中，所述半导体衬底300为Si衬底，在其他实施例中，所述半 导体衬底还可以包括但不限于其他元素半导体或化合物半导体，如硅锗(SiGe)、碳化硅、砷 化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬 底300可以包括各种掺杂配置。此外，衬底中还可以包括其他器件。 0046 其中，所述电荷俘获式存储器310包括存储叠层结构309、栅极305和源漏区306、 307，所述存储叠层结构309包括隧穿层302、存储层303和阻挡层304。 0047 在一个实施例中，所述隧穿层302、存储层303及阻挡层304的存储叠层结构309 可。
19、以是ONO(SiO 2 -Si 3 N 4 -SiO 2 )结构，在其他实施例中所述隧穿层302、存储层303及阻挡层 304的存储叠层结构309还可以是ANO(Al 2 O 3 -Si 3 N 4 -SiO 2 )结构、AHO(Al 2 O 3 -High K-SiO 2 )结 构及其他类似的结构，所述High k介质材料(高k介质材料)例如AL 2 O 3 、HFO 2 、TIO 2 、不同 组分的HfAlO、HfSiO、HfSiON等掺杂后的新型High k介质材料，所述叠层结构及high k材 料仅为示例，本发明并不限于此。 0048 在一个实施例中，所述栅极305可以为多晶硅，在其他。
20、实施例中，所述栅极还可以 是单层或多层结构，可以包括其他半导体、金属或金属化合物，例如TaN、Al、TiN等或这些 说 明 书CN 102779550 A 4/6页 6 材料的叠层，此处仅为示例，本发明并不限于此。 0049 其中，所述源漏区306、307具有器件所需的掺杂类型，例如掺杂有N型或P型杂 质。 0050 其中，所述阻变存储器320包括下电极314、阻变层315和上电极316。 0051 所述上电极316或下电极314可以为贵重金属、常用金属、金属化合物或其他合适 的电极材料，例如，Pt、Ag、Pd、W、Ti、Al、Cu、ITO、IZO、YBCO、LaAlO 3 、SrRuO 3 。
21、或多晶硅等。 0052 所述阻变层可以为钙钛矿氧化物、过渡金属二元氧化物、固态电解质、有机物或其 他有类似阻变特性的材料，例如，SrZrO 3 、LiNbO 3 、BaTiO 3 、NiO、TiO 2 、ZnO、SiO 2 、WO 3 、AIDCN、 PVK、PS、P 3 HT、a-Si:H、c-Si等。 0053 优选地，在所述源漏区306和阻变存储器的下电极314之间还包括：掺杂氧化层 312，所述掺杂氧化层312具有同源漏区306相反的掺杂类型，例如掺杂氧化层312为掺杂 的二氧化硅，同所述源漏区306之间形成PN结，以消除阻变存储器320在读取时的串扰问 题。 0054 此外，在所述阻。
22、变存储器320和所述电荷俘获式存储器310的存储叠层结构309 之间还包括隔离层330，所述隔离层330可以包括绝缘材料。 0055 优选地，所述阻变存储器320一侧的源漏区306的面积大于另一侧源漏区307的 面积，以使由上述多功能存储单元形成存储阵列时，相邻的存储单元间可以共用源区，以减 小存储单元的面积，提高集成度。 0056 以上对本发明的多功能存储单元进行了详细的描述，此外，根据上述多功能存储 单元，本发明还提出了一种多功能存储阵列，由上述多功能存储单元组成，以下以M*N个上 述多功能存储单元组成的阵列进行描述，如图4所示，每M个所述多功能存储单元组成存储 阵列的一行，一共有N行，那。
23、么， 0057 对于第n行中的多功能存储单元U (n，m-1) 、U (n，m) 和U (n，m+1) ，U (n，m-1) 与U (n，m) 共用阻变 存储器一侧的源漏区，U (n，m) 与U (n，m+1) 共用另一侧的源漏区； 0058 第n行中的所有阻变存储器一侧的源漏区同一条位线BL n 电连接； 0059 对于第m列上的多功能存储单元U (0，1-N-1，m) ，N个电荷俘获式存储器的栅极同一条 第一字线WL m 电连接，N个阻变存储器的上电极同一条第二字线WL m 电连接，其中，M0， N0，且0mM，0nN。 0060 例如，在第1行中包括存储单元U (0，0) 、U (0，1。
24、) 、U (0，2) 至U (0，M-1) ，每个存储单元包括阻 变存储器320和电荷俘获式存储器310，U (0，0) 和U (0，1) 阻变存储器320侧的源漏区共用，第 一行中所有阻变存储器侧共用的源漏区连接BL 0 ；第一列中包括存储单元U (0，0) 至U (N-1，0) ，其 没有接阻变存储器侧的源漏区连接至SL 0 ，通常地，该SL 0 可以接地或者根据需要连接或设 置所需电压。 0061 该存储阵列的每一行上相邻的一组存储单元共用源区，减小存储单元的面积，提 高集成度。 0062 此外，本发明还提供了一种多功能存储装置，实现上述多功能存储阵列的选择存 储。如图5所示，所述装置包。
25、括：多功能存储阵列c06，以及第一多路选择器c02、第二多路 选择器c06、列译码器c01和行译码器c08，其中，所述位线BL n 同第一多路选择器c02相连 接，所述第一字线WL m 和第二字线WL m 同第二多路选择器c06相连接，c01列译码器联连接 说 明 书CN 102779550 A 5/6页 7 至第一多路选择器c02，行译码器c08连接至第二多路选择器c06，且第一多路选择器c02 和第二多路选择器c06同外部读写装置c03相连接，实现对存储阵列内的不同存储器的选 择。 0063 在本实施例中，外部读写装置c03包括输入输出I/Oc11、读出放大器c10和写驱动 c09，读出放。
26、大器c10和写驱动c09接收来自工作模式信号c12的信号指示，通过第一和第 二多路选择器及行、列译码器处理，选择相应地址的存储单元中的阻变存储器或电荷俘获 式存储器进行读取操作。 0064 如图6，为根据本发明实施例的多功能存储装置的操作流程图，步骤S1，根据外部 环境的需要进行存储器种类的选择，步骤S2，判断是否是高速低压存储，若是，进入S3，选 择PRAM存储，并根据行、列译码器及多路选择器选择相应RRAM存储器件，从而确定进行操 作的单元，而后进行相应的读写擦除操作；若不是高速低压存储，则进入S4，选择CTM存储， 并根据根据行、列译码器及多路选择器选择相应CTM存储器件，从而确定进行操。
27、作的单元， 而后进行相应的读写擦除操作。 0065 当外部环境需要高速低压存储方式时，上述装置选择RRAM作为存储器件，掺杂的 二氧化硅层和源端作为整流二极管，CTM的WL和SL浮空。编程的时候，BL施加0v，在WL 上施加编程电压Vset(通常12V，因材料而定)，擦除的时候，BL施加0v，在WL上施加相 应的擦除电压Vreset(因材料而定)，读取时，BL施加0v，在WL上施加读取电压Vread(一 般为0.2V)进行读取。 0066 当需要CTM作为存储单元的时候，根据外电路来选择相应的字线位线进行编程擦 除读取操作，WL浮空，其编程擦除读取操作和普通的CTM器件是一致的，例如：采用CH。
28、E编 程，如：WL上施加15V电压，BL施加5v电压、SL接地，衬底接地；擦除可选择FN擦除，如： WL施加-15V电压，BL浮空、SL接地，衬底接地；读取时WL上施加Vread，BL施加1V左右电 压，SL接地，衬底接地。 0067 从而，可以在一个存储单元中实现CTM或RRAM不同的存储方式，也就是说一次制 备便可具有两种存储器的功能，大大降低了制造成本。 0068 以上对本发明的多功能存储单元、存储阵列以及存储装置进行了详细的描述，为 了更好的理解本发明的方案及效果，以下将结合示意图对阻变存储器单元及存储阵列的制 造过程进行描述。 0069 首先，如图7(俯视图)所示，提供半导体衬底60。
29、0。在此实施例中，所述衬底 600为硅衬底，并已经做好前期预处理，例如清洗等操作。此外，所述衬底600上已具有 STI(Shallow Trench Isolation)隔离601。 0070 需要说明的是，之后步骤地示图中，包括本图式中AA和BB的向示图，以更好的 理解本发明。 0071 而后，如图8(AA向示图)、图9所示(BB向示图)，在所述衬底上形成牺牲氧化 层604，并进行防穿通注入工艺及阈值电压调整注入工艺，形成防穿通掺杂603和阈值电压 调整掺杂602。 0072 而后，如图10(AA向示图)、图11(BB向示图)所示，依次淀积隧穿层701、存 储层702及阻挡层703，在本实施。
30、例中，隧穿层701、存储层702及阻挡层703可以依次为 SiO 2 -Si 3 N 4 -SiO 2 。 说 明 书CN 102779550 A 6/6页 8 0073 而后，如图12(AA向示图)、图13(BB向示图)所示，在AA方向上图案化所述存 储层702及阻挡层703。 0074 而后，如图14(AA向示图)和15(BB向示图)所示，淀积栅极901，所述栅极901 可以为多晶硅、金属、金属硅化物或其他合适的材料，可以是一层或多层堆叠的结构。 0075 而后，如图16(BB向示图)所示，在BB方向上对隧穿层701、存储层702、阻挡层 703及栅极901进行图案化，从而形成包括隧穿层7。
31、01、存储层702及阻挡层703的存储堆 叠结构和栅极901，在此图形化时，存储堆叠和栅极901两侧去除的部分可以不对称，其中 一侧905去除的宽度大于另一侧903的宽度，以在后续工艺中在较大一侧905上形成共源 的阻变存储器。AA方向同上步骤。 0076 而后，如图17(BB向示图)所示，可以根据传统工艺形成存储堆叠的侧墙907以及 存储堆叠两侧的源漏区909、910，此外还可以进一步形成防穿通区908，用于后续在其上形 成阻变存储器一侧的源漏区910的面积大于另一侧的源漏区909的面积，所述隧穿层701、 存储层702及阻挡层703的存储堆叠结构、栅极901以及源漏区909、910组成电荷。
32、俘获式 存储器，所述侧墙907为电荷俘获式存储器及后续形成的阻变存储器的隔离区。AA方向同 上步骤。 0077 而后，如图18(BB向示图)所示，在较大面积一侧的源漏区910上形成阻变存储 器。具体地，首先，在依次淀积下电极921、阻变层922和上电极923，在此实施例中，下电极 921、阻变层922和上电极923可以依次为Pt、TiO 2 、Ag，或者，优选地，依次形成掺杂的氧化 层920、下电极921、阻变层922和上电极923后，掺杂的氧化层920例如掺杂的二氧化硅，掺 杂类型同其下的源漏区910具有相反的掺杂类型，而后，进行图形化，形成包括下电极921、 阻变层922和上电极923的阻。
33、变存储器，相邻的存储单元在较大面积的源漏区910上形成 共源的阻变存储器，在优选的实施例中，掺杂的氧化层920同源漏区910形成PN结，以消除 阻变存储器在读取操作时的串扰问题，而后，形成侧墙924。 0078 而后，最后由源漏区引出SL(source line)、位线(BL)，由栅极引出字线(WL、 WL)，材料可以为多晶硅、金属、金属硅化物或其他合适的材料，可以为一层或多层结构。 0079 至此，形成了本发明的阻变存储器单元及存储阵列。 0080 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。 0081 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何。
34、熟悉本领 域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单 修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。 说 明 书CN 102779550 A 1/9页 9 图1 图2 说 明 书 附 图CN 102779550 A 2/9页 10 图3 说 明 书 附 图CN 102779550 A 10 3/9页 11 图4 说 明 书 附 图CN 102779550 A 11 4/9页 12 图5 说 明 书 附 图CN 102779550 A 12 5/9页 13 图6 图7 说 明 书 附 图CN 102779550 A 13 6/9页 14 图8 图9 图10 说 明 书 附 图CN 102779550 A 14 7/9页 15 图11 图12 图13 说 明 书 附 图CN 102779550 A 15 8/9页 16 图14 图15 图16 说 明 书 附 图CN 102779550 A 16 9/9页 17 图17 图18 说 明 书 附 图CN 102779550 A 17 。