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1、(10)申请公布号 CN 103427796 A (43)申请公布日 2013.12.04 C N 1 0 3 4 2 7 7 9 6 A *CN103427796A* (21)申请号 201310383518.3 (22)申请日 2013.08.29 H03K 3/017(2006.01) (71)申请人成都成电光信科技有限责任公司 地址 610000 四川省成都市高新区天辰路 88号 (72)发明人胡钢 邱昆 (74)专利代理机构成都行之专利代理事务所 (普通合伙) 51220 代理人谢敏 (54) 发明名称 基于DS4212的时钟电路 (57) 摘要 本发明公开了一种基于DS4212的时。
2、钟电路， 它包括芯片DS4212，所述的芯片DS4212的引脚 OE和引脚VCC之间连接有电阻R1且引脚VCC连 接在VCC上，所述的引脚VCC上连接有电容C1、电 容C2和电阻R2，所述的电阻R2的另一端接地，所 述的电容C2并联在电容C1的两端，所述的芯片 DS4212的引脚OUTN和引脚OUTP上均连接有分压 电路。其优点是：基于芯片DS4212设计，其具有极 低的相位抖动和相位噪声，且采用LVPECL差分输 出，可为光纤数据卡内的FPGA提供高质量的参考 时钟。 (51)Int.Cl. 权利要求书1页 说明书2页 附图1页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权。
3、利要求书1页 说明书2页 附图1页 (10)申请公布号 CN 103427796 A CN 103427796 A 1/1页 2 1.基于DS4212的时钟电路，其特征在于：它包括芯片DS4212，所述的芯片DS4212的引 脚OE和引脚VCC之间连接有电阻R1且引脚VCC连接在VCC上，所述的引脚VCC上连接有 电容C1、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容C1的 两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。 2.根据权利要求1所述的基于DS4212的时钟电路，其特征在于：所述的引脚OUTN上 的分压电路包括电阻R3和电阻R。
4、4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上， 所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。 3.根据权利要求2所述的基于DS4212的时钟电路，其特征在于：所述的电阻R3和电 阻R4的比值为2:5。 4.根据权利要求1所述的基于DS4212的时钟电路，其特征在于：所述的引脚OUTP上 的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上， 所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。 5.根据权利要求4所述的基于DS4212的时钟电路，其特征在于：所述的电阻R5和电 阻R的比值为5:2。 6.根据权利要。
5、求1所述的基于DS4212的时钟电路，其特征在于：所述的芯片DS4212的 引脚GND接地。 权 利 要 求 书CN 103427796 A 1/2页 3 基于 DS4212 的时钟电路 技术领域 0001 本发明涉及一种时钟电路，更具体的说是涉及一种基于DS4212的时钟电路。 背景技术 0002 由于光纤通信具有容量大、传送信息质量高、传输距离远、性能稳定、房电磁 、抗 腐蚀能力强等优点。而光纤通道是一种高性能的串行传输协议，具有高宽带、高实时性的特 点，已经成为新一代先进综合电子系统网络互连的首选方案。光纤数据卡作为电子系统与 网络的接口，是构成电子网络的关键部分，其研究已经成为重要且迫。
6、切的任务。光纤数据卡 内时钟的抖动对数据卡的性能的影响极大。其时钟的抖动对光纤数据卡来说越低越好。 发明内容 0003 本发明提供一种基于DS4212的时钟电路，其基于芯片DS4212设计，其具有极低的 相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参 考时钟。 0004 为解决上述的技术问题，本发明采用以下技术方案： 基于DS4212的时钟电路，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC 之间连接有电阻R1且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容C1、电容C2和 电阻R2，所述的电阻R2的另一端接地，所述的电容。
7、C2并联在电容C1的两端，所述的芯片 DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。 0005 本发明基于芯片DS4212设计而成，芯片DS4212为高精度的差分时钟芯片，其具有 极低的相位抖动和相位噪声。分压电路对引脚OUTN和引脚OUTP上的电压进行分压，避免 过压的产生。电容C2和电容C1的并联，可增大容量的同时也可对满足高频特性，也可减少 电路的噪声。且输出采用LVPECL差分输出，LVPECL即低电压伪发射极耦合逻辑，输出的时 钟为212.5MHZ，可为FPGA提供高质量的参考时钟。 0006 更进一步的技术方案是: 所述的引脚OUTN上的分压电路包括电阻R3和电阻R4。
8、，所述的电阻R3的电阻R4的一 端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC 上。利用电阻R3和电阻R4对引脚OUTN上的电压进行分压，可避免过压的状况。 0007 所述的电阻R3和电阻R4的比值为2:5。 0008 所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6 的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接 在VCC上。利用电阻R5和电阻R6对引脚OUTP上的电压进行分压，可避免过压的状况。 0009 所述的电阻R5和电阻R的比值为5:2。 0010 所述的芯片DS4212的引。
9、脚GND接地。 0011 与现有技术相比，本发明的有益效果是：本发明基于芯片DS4212设计，其具有极 低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量 说 明 书CN 103427796 A 2/2页 4 的参考时钟。 附图说明 0012 下面结合附图和具体实施方式对本发明作进一步详细说明。 0013 图1为本发明的电路原理图。 具体实施方式 0014 下面结合附图对本发明作进一步的说明。本发明的实施方式包括但不限于下列实 施例。 0015 实施例 如图1所示的基于DS4212的时钟电路，它包括芯片DS4212，所述的芯片DS4212的引 脚OE和引脚。
10、VCC之间连接有电阻R1且引脚VCC连接在VCC上，所述的引脚VCC上连接有 电容C1、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容C1的 两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。 0016 所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4 的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接 在VCC上。 0017 所述的电阻R3和电阻R4的比值为2:5。 0018 所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6 的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接 在VCC上。 0019 所述的电阻R5和电阻R的比值为5:2。 0020 所述的芯片DS4212的引脚GND接地。 0021 如上所述即为本发明的实施例。本发明不局限于上述实施方式，任何人应该得知 在本发明的启示下做出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本 发明的保护范围之内。 说 明 书CN 103427796 A 1/1页 5 图1 说 明 书 附 图CN 103427796 A 。