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1、(10)申请公布号 CN 102569410 A (43)申请公布日 2012.07.11 C N 1 0 2 5 6 9 4 1 0 A *CN102569410A* (21)申请号 201210050781.6 (22)申请日 2012.02.28 H01L 29/78(2006.01) H01L 27/092(2006.01) H01L 29/06(2006.01) (71)申请人上海华力微电子有限公司 地址 201203 上海市浦东新区张江高科技园 区高斯路497号 (72)发明人黄晓橹 (74)专利代理机构上海思微知识产权代理事务 所(普通合伙) 31237 代理人陆花 (54) 发。
2、明名称 双层隔离半导体纳米线MOSFET (57) 摘要 一种双层隔离半导体纳米线MOSFET，包括： 半导体衬底；第一半导体纳米线MOSFET，进一步 包括第一半导体纳米线和第一栅氧化层；第二半 导体纳米线MOSFET，进一步包括第二半导体纳米 线和第二栅氧化层；隔离介质层，设置在所述第 一半导体纳米线MOSFET与所述第二半导体纳米 线MOSFET之间；埋氧层，设置在所述第一半导体 纳米线MOSFET与所述半导体衬底之间。本发明中 的第一半导体纳米线MOSFET与第二半导体纳米 线MOSFET通过隔离介质层间隔，可独立的进行工 艺调试，且器件集成度高。同时本发明中第一半导 体纳米线MOSF。
3、ET和第二半导体纳米线MOSFET采 用不同类型的场效应晶体管改善了电学性能。 (51)Int.Cl. 权利要求书2页 说明书6页 附图13页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 13 页 1/2页 2 1.一种双层隔离半导体纳米线MOSFET，其特征在于，所述双层隔离半导体纳米线 MOSFET包括： 半导体衬底； 第一半导体纳米线MOSFET，具有第一源极区、第一漏极区以及第一栅极区，并形成在所 述半导体衬底上，所述第一半导体纳米线MOSFET进一步包括横向贯穿于所述第一栅极区 并设置在所述第一源极区与所述第一漏极区之间的第一。
4、半导体纳米线，以及环包设置在所 述第一半导体纳米线外侧并介于所述第一半导体纳米线与所述第一栅极区之间的第一栅 氧化层； 第二半导体纳米线MOSFET，具有第二源极区、第二漏极区以及第二栅极区，并形成在所 述半导体衬底上，所述第二半导体纳米线MOSFET进一步包括横向贯穿于所述第二栅极区 并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线，以及环包设置在所 述第二半导体纳米线外侧并介于所述第二半导体纳米线与所述第二栅极区之间的第二栅 氧化层； 隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线MOSFET 之间； 埋氧层，设置在所述第一半导体纳米线MOSFET与所。
5、述半导体衬底之间； 第一绝缘介质层，设置在所述第一半导体纳米线MOSFET的第一源极区、第一漏极区和 第一栅极区之间； 第二绝缘介质层，设置在所述第二半导体纳米线MOSFET的第二源极区、第二漏极区和 第二栅极区之间； 第三绝缘介质层，设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一半导 体纳米线MOSFET一侧且与所述第一源极区、第一漏极区以及第一栅极区相连； 第四绝缘介质层，与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二漏极 区以及第二栅极区连接； 第一导电层，分别设置在所述隔离介质层与所述第一源极区、第一漏极区和第一栅极 区之间；以及， 第二导电层，分别设置在第二源极区、第。
6、二漏极区和第二栅极区之异于所述隔离介质 层一侧。 2.如权利要求1所述的双层隔离半导体纳米线MOSFET，其特征在于，所述第一半导体 纳米线MOSFET为NMOSFET，所述第二半导体纳米线MOSFET为PMOSFET。 3.如权利要求1所述的双层隔离半导体纳米线MOSFET，其特征在于，所述第一半导体 纳米线MOSFET为PMOSFET，所述第二半导体纳米线MOSFET为NMOSFET。 4.如权利要求1所述的双层隔离半导体纳米线MOSFET，其特征在于，所述第一半导体 纳米线与所述第二半导体纳米线在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型 的截面结构。 5.如权利要求1所述的双层隔。
7、离半导体纳米线MOSFET，其特征在于，所述第一半导体 纳米线MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏 极和第一栅极。 6.如权利要求1所述的双层隔离半导体纳米线MOSFET，其特征在于，所述第二半导体 权 利 要 求 书CN 102569410 A 2/2页 3 纳米线MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引 出，分别形成第二源极、第二漏极和第二栅极。 7.如权利要求1-5任一权利要求所述的双层隔离半导体纳米线MOSFET，其特征在于， 所述第一源极区、第一漏极区的垂直于所述第一半导体纳米线的宽度大于第一半导体纳米 线。
8、的直径，所述第二源极区、第二漏极区的垂直于第二半导体纳米线的宽度大于第二半导 体纳米线的直径。 权 利 要 求 书CN 102569410 A 1/6页 4 双层隔离半导体纳米线 MOSFET 技术领域 0001 本发明涉及半导体场效应晶体管技术领域，尤其涉及一种双层隔离半导体纳米线 MOSFET。 背景技术 0002 通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直 是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定 律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小 传统场效应晶体管的尺寸来提高性能已面临一。
9、些困难，这主要是因为小尺寸下短沟道效应 和栅极漏电流使晶体管的开关性能变坏。 0003 纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这一问题。一方面，小 的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力 的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调 制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进 一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道 效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，。
10、 减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内 载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的 迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体 工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易 与当前工艺兼容。 0004 NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对 于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE刻蚀 或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制。
11、，生长过程中以催 化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适 合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的工 艺路线制备。同时，现有的纳米线场效应晶体管也有其自身的缺陷。 0005 请参阅图4(a)、图4(b)、图4(c)，图4(a)、图4(b)、图4(c)为美国专利 US20110254058A1所公开一种全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅 CMOS场效应晶体管被栅极区500全包围的沟道301、401截面为圆型。所述全包围栅CMOS 场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS。
12、区400共用同一栅极区500， 只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300和PMOS区 400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率 调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。 0006 请参阅图5(a)、图5(b)、图5(c)，图5(a)、图5(b)、图5(c)为美国专利 US20110254099A1所公开一种混合材料积累型圆柱体全包围栅CMOS场效应晶体管的结构 说 明 书CN 102569410 A 2/6页 5 示意图。所述全包围栅CMOS场效应晶体管被栅极区500。
13、全包围的沟道301、401截面 为圆型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS区 400共用同一栅极区500，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构； (2)NMOS区300和PMOS区400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅 极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工 艺难度大。 0007 请参阅图6(a)、图6(b)、图6(c)，图6(a)、图6(b)、图6(c)为美国专利 US20110254101A1所公开一种混合材料反型模式圆柱体全包围栅CMOS场。
14、效应晶体管的结 构示意图。所述全包围栅CMOS场效应晶体管被栅极区500全包围的沟道301、401截面 为圆型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS区 400共用同一栅极区500，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构； (2)NMOS区300和PMOS区400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅 极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工 艺难度大。 0008 请参阅图7(a)、图7(b)、图7(c)，图7(a)、图7(b)、图7(c)为美国专利 US20。
15、110254013A1所公开一种混合晶向积累型全包围栅CMOS场效应晶体管的结构示意图。 所述全包围栅CMOS场效应晶体管被栅极区500全包围的沟道301、401截面为跑道型。 所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS区400共用 同一栅极区500，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS 区300和PMOS区400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅极功函数 调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。 0009 请参阅图8(a)、图8(b)、图。
16、8(c)，图8(a)、图8(b)、图8(c)为美国专利 US20110254102A1所公开一种混合晶向反型模式全包围栅CMOS场效应晶体管的结构示意 图。所述全包围栅CMOS场效应晶体管被栅极区500全包围的沟道301、401截面为跑道 型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS区400 共用同一栅极区500，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2) NMOS区300和PMOS区400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅极 功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏。
17、离子注入的工艺 难度大。 0010 请参阅图9(a)、图9(b)、图9(c)，图9(a)、图9(b)、图9(c)为美国专利 US20110254100A1所公开一种混合材料积累型全包围栅CMOS场效应晶体管的结构示意图。 所述全包围栅CMOS场效应晶体管被栅极区500全包围的沟道301、401截面为跑道型。 所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS区400共用 同一栅极区500，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS 区300和PMOS区400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅极功函数 。
18、调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。 0011 请参阅图10(a)、图10(b)、图10(c)，图10(a)、图10(b)、图10(c)为美国专利 US20110248354A1所公开一种混合材料反型模式全包围栅CMOS场效应晶体管的结构示意 图。所述全包围栅CMOS场效应晶体管被栅极区500全包围的沟道301、401截面为跑道 说 明 书CN 102569410 A 3/6页 6 型。所述全包围栅CMOS场效应晶体管结构存在以下缺陷：(1)NMOS区300和PMOS区400 共用同一栅极区500，只能实现钳位式的CMOS结构，无法实现NMO。
19、S和PMOS分离结构；(2) NMOS区300和PMOS区400共用同一栅极区500，无法针对NMOS和PMOS分别进行栅极 功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺 难度大。 0012 故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究 改良，于是有了本发明双层隔离半导体纳米线MOSFET。 发明内容 0013 本发明是针对现有技术中，现有的半导体纳米线MOSFET无法实现NMOS和PMOS分 离结构，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节，以及实现针对 NMOS和PMOS分别进行源漏离子注入的工艺难。
20、度大等缺陷提供一种双层隔离半导体纳米线 MOSFET。 0014 为了解决上述问题，本发明提供一种双层隔离半导体纳米线MOSFET，包括： 0015 半导体衬底； 0016 第一半导体纳米线MOSFET，具有第一源极区、第一漏极区以及第一栅极区，并形成 在所述半导体衬底上，所述第一半导体纳米线MOSFET进一步包括横向贯穿于所述第一栅 极区并设置在所述第一源极区与所述第一漏极区之间的第一半导体纳米线，以及环包设置 在所述第一半导体纳米线外侧并介于所述第一半导体纳米线与所述第一栅极区之间的第 一栅氧化层； 0017 第二半导体纳米线MOSFET，具有第二源极区、第二漏极区以及第二栅极区，并形成 。
21、在所述半导体衬底上，所述第二半导体纳米线MOSFET进一步包括横向贯穿于所述第二栅 极区并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线，以及环包设置 在所述第二半导体纳米线外侧并介于所述第二半导体纳米线与所述第二栅极区之间的第 二栅氧化层； 0018 隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线 MOSFET之间； 0019 埋氧层，设置在所述第一半导体纳米线MOSFET与所述半导体衬底之间； 0020 第一绝缘介质层，设置在所述第一半导体纳米线MOSFET的第一源极区、第一漏极 区和第一栅极区之间； 0021 第二绝缘介质层，设置在所述第二半导体纳米。
22、线MOSFET的第二源极区、第二漏极 区和第二栅极区之间； 0022 第三绝缘介质层，设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一 半导体纳米线MOSFET一侧且与所述第一源极区、第一漏极区以及第一栅极区相连； 0023 第四绝缘介质层，与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二 漏极区以及第二栅极区连接； 0024 第一导电层，分别设置在所述隔离介质层与所述第一源极区、第一漏极区和第一 栅极区之间；以及， 0025 第二导电层，分别设置在第二源极区、第二漏极区和第二栅极区之异于所述隔离 说 明 书CN 102569410 A 4/6页 7 介质层一侧。 0026 可选的。
23、，所述第一半导体纳米线MOSFET为NMOSFET，所述第二半导体纳米线 MOSFET为PMOSFET。 0027 可选的，所述第一半导体纳米线MOSFET为PMOSFET，所述第二半导体纳米线 MOSFET为NMOSFET。 0028 可选的，所述第一半导体纳米线与所述第二半导体纳米线在空间上叠置，并具有 圆形、横向跑道形或者纵向跑道型的截面结构。 0029 可选的，所述第一半导体纳米线MOSFET通过第四绝缘介质层将电极从第一导电 层引出，分别形成第一源极、第一漏极和第一栅极。 0030 可选的，所述第二半导体纳米线MOSFET通过位于第二源极区、第二漏极区和第二 栅极区上的第二导电层将电。
24、极引出，分别形成第二源极、第二漏极和第二栅极。 0031 可选的，所述第一源极区、第一漏极区的垂直于所述第一半导体纳米线的宽度大 于第一半导体纳米线的直径，所述第二源极区、第二漏极区的垂直于第二半导体纳米线的 宽度大于第二半导体纳米线的直径。 0032 综上所述，本发明双层隔离半导体纳米线MOSFET的第一半导体纳米线MOSFET与 第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集 成度高。同时，本发明采用第一半导体纳米线MOSFET为NMOSFET，第二半导体纳米线MOSFET 为PMOSFET或第一半导体纳米线MOSFET为PMOSFET，第二半导体纳米。
25、线MOSFET为NMOSFET 的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术领域。 附图说明 0033 图1(a)为本发明双层隔离半导体纳米线MOSFET的俯视结构示意图； 0034 图1(b)所示为图1(a)沿X-X方向的剖视结构示意图； 0035 图1(c)所示为图1(a)沿Y-Y方向的剖视结构示意图； 0036 图2为本发明双层隔离半导体纳米线MOSFET的立体结构示意图； 0037 图3为本发明双层隔离半导体纳米线MOSFET经过后续半导体制备工艺所形成的 完整场效应晶体管的立体结构示意图； 0038 图4(a)、图4(b)、图4(c)为现有MOSFET的结构示。
26、意图； 0039 图5(a)、图5(b)、图5(c)为现有MOSFET的结构示意图； 0040 图6(a)、图6(b)、图6(c)为现有MOSFET的结构示意图； 0041 图7(a)、图7(b)、图7(c)为现有MOSFET的结构示意图； 0042 图8(a)、图8(b)、图8(c)为现有MOSFET的结构示意图； 0043 图9(a)、图9(b)、图9(c)为现有MOSFET的结构示意图； 0044 图10(a)、图10(b)、图10(c)为现有MOSFET的结构示意图。 具体实施方式 0045 为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实 施例并配合附图予以详。
27、细说明。 0046 请参阅图1(a)、图1(b)、图1(c)，图1(a)所示为本发明双层隔离半导体纳米线 说 明 书CN 102569410 A 5/6页 8 MOSFET的俯视结构示意图。图1(b)所示为图1(a)沿X-X方向的剖视结构示意图。图 1(c)所示为图1(a)沿Y-Y方向的剖视结构示意图。所述双层隔离半导体纳米线MOSFET 1包括半导体衬底10，第一半导体纳米线MOSFET 11，第二半导体纳米线MOSFET 12，设置在 所述第一半导体纳米线MOSFET 11与所述第二半导体纳米线MOSFET12之间的隔离介质层 13，设置在所述第一半导体纳米线MOSFET 11与所述半导体。
28、衬底10之间的埋氧层14，设置 在所述第一半导体纳米线MOSFET 11的第一源极区110、第一漏极区111和第一栅极区112 之间的第一绝缘介质层113，设置在所述第二半导体纳米线MOSFET 12的第二源极区120、 第二漏极区121和第二栅极区122之间的第二绝缘介质层123，设置在介于所述隔离介质层 13与所述埋氧层14之间并位于所述第一半导体纳米线MOSFET 11一侧且与所述第一源极 区110、第一漏极区111以及第一栅极区112相连的第三绝缘介质层114，与所述第三绝缘 介质层114呈面向设置并与所述第二源极区120、第二漏极区121以及第二栅极区122连接 的第四绝缘介质层12。
29、4，以及分别设置在所述隔离介质层13与所述第一源极区110、第一漏 极区111和第一栅极区112之间的第一导电层115和分别设置在第二源极区120、第二漏极 区121和第二栅极区122之异于所述隔离介质层13一侧的第二导电层125。 0047 请参阅图2，并结合参阅图1(a)、图1(b)和图1(c)，图2所示为本发明双层隔离半 导体纳米线MOSFET 1的立体结构示意图。所述第一半导体纳米线MOSFET 11进一步包括 横向贯穿于所述第一栅极区112并设置在所述第一源极区110与所述第一漏极区111之间 的第一半导体纳米线116，以及环包设置在所述第一半导体纳米线116外侧并介于所述第 一半导。
30、体纳米线116与所述第一栅极区112之间的第一栅氧化层117。 0048 请继续参阅图2，并结合参阅图1(a)、1(b)、图1(c)，本发明双层隔离半导体纳米 线MOSFET 1的第二半导体纳米线MOSFET 12进一步包括横向贯穿于所述第二栅极区122 并设置在所述第二源极区120与所述第二漏极区121之间的第二半导体纳米线126，以及环 包设置在所述第二半导体纳米线126外侧并介于所述第二半导体纳米线126与所述第二栅 极区122之间的第二栅氧化层127。所述第一半导体纳米线116与所述第二半导体纳米线 126在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。 0049 所述第。
31、一源极区110、第一漏极区111的垂直于所述第一半导体纳米线116的宽 度大于第一半导体纳米线116的直径，所述第二源极区120、第二漏极区121的垂直于第二 半导体纳米线126的宽度大于第二半导体纳米线126的直径，所以本发明双层隔离半导体 纳米线MOSFET 1俯视时呈中间细两端宽大的鳍形。若，第一半导体纳米线MOSFET 11为 NMOSFET，第二半导体纳米线MOSFET 12为PMOSFET，可以使第二半导体纳米线MOSFET 12的 接触孔较短，从而第二半导体纳米线MOSFET 12的接触孔电阻值较小，进而进一步改善第 二半导体纳米线MOSFET 12的电学性能。故而，在本发明中优。
32、选的为，所述第一半导体纳米 线MOSFET 11为NMOSFET，所述第二半导体纳米线MOSFET 12为PMOSFET。显然地，本发明 同样可以采用第一半导体纳米线MOSFET 11为PMOSFET，第二半导体纳米线MOSFET 12为 NMOSFET的结构设计。 0050 在第一源极区110、第一漏极区111和第一栅极区112之间设置第一绝缘介质层 113以避免第一源极区110、第一漏极区111和第一栅极区112之间的相互干扰。在第二源 极区120、第二漏极区121和第二栅极区122之间设置第二绝缘介质层123以避免第二源极 区120、第二漏极区121和第二栅极区122之间的相互干扰。在第。
33、一半导体纳米线MOSFET 说 明 书CN 102569410 A 6/6页 9 11与半导体衬底10之间设置埋氧层14，将所述第一半导体纳米线MOSFET 11与所述半导 体衬底10隔离，有效的减少漏电流，从而提高器件性能。 0051 请参阅图2，并结合参阅图3，图3所示为经过后续半导体制备工艺所形成的完整 场效应晶体管的立体结构示意图。所述第一半导体纳米线MOSFET11可以通过第四绝缘介 质层124将电极从第一导电层115引出，以分别形成第一源极118a、第一漏极118b和第一 栅极119。所述第二半导体纳米线MOSFET 12可以通过位于第二源极区120、第二漏极区 121和第二栅极区。
34、122上的第二导电层125将电极引出，以分别形成第二源极128a、第二漏 极128b和第二栅极129。 0052 综上所述，本发明双层隔离半导体纳米线MOSFET的第一半导体纳米线MOSFET与 第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件 集成度高。同时，本发明采用第一半导体纳米线MOSFET为NMOSFET，第二半导体纳米线 MOSFET为PMOSFET或者第一半导体纳米线MOSFET为PMOSFET，第二半导体纳米线MOSFET 为NMOSFET的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术 领域。 0053 本领域技术人员均应。
35、了解，在不脱离本发明的精神或范围的情况下，可以对本发 明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护 范围内时，认为本发明涵盖这些修改和变型。 说 明 书CN 102569410 A 1/13页 10 图1(a) 图1(b) 说 明 书 附 图CN 102569410 A 10 2/13页 11 图1(c) 图2 说 明 书 附 图CN 102569410 A 11 3/13页 12 图3 图4(a) 说 明 书 附 图CN 102569410 A 12 4/13页 13 图4(b) 图4(c) 说 明 书 附 图CN 102569410 A 13 5/13页 。
36、14 图5(a) 图5(b) 说 明 书 附 图CN 102569410 A 14 6/13页 15 图5(c) 图6(a) 说 明 书 附 图CN 102569410 A 15 7/13页 16 图6(b) 图6(c) 说 明 书 附 图CN 102569410 A 16 8/13页 17 图7(a) 图7(b) 说 明 书 附 图CN 102569410 A 17 9/13页 18 图7(c) 图8(a) 说 明 书 附 图CN 102569410 A 18 10/13页 19 图8(b) 图8(c) 说 明 书 附 图CN 102569410 A 19 11/13页 20 图9(a) 图9(b) 说 明 书 附 图CN 102569410 A 20 12/13页 21 图9(c) 图10(a) 说 明 书 附 图CN 102569410 A 21 13/13页 22 图10(b) 图10(c) 说 明 书 附 图CN 102569410 A 22 。