一种多功能信号发生器.pdf

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1、(10)申请公布号 CN 102468826 A (43)申请公布日 2012.05.23 C N 1 0 2 4 6 8 8 2 6 A *CN102468826A* (21)申请号 201010531082.4 (22)申请日 2010.11.03 H03K 3/02(2006.01) (71)申请人北京普源精电科技有限公司地址 102206 北京市昌平区沙河镇踩河村 156号 (72)发明人王悦王铁军李维森 (74)专利代理机构北京三友知识产权代理有限公司 11127 代理人任默闻 (54) 发明名称一种多功能信号发生器 (57) 摘要本发明提供了一种多功能信号发生器，该信。

2、号发生器包括：波形存储器，用于存储波形数据；中央处理器，用于根据用户的设置进行系统控制；固定时钟源，用于提供稳定的时钟数据；现场可编程门阵列FPGA，用于将固定时钟源提供的时钟数据作频率合成处理，产生FPGA的工作时钟，并根据中央处理器的速率设置波形数据的读出速率，将读出的波形数据输出；数模变换器，用于将 FPGA输出的波形数据进行数模变换；模拟输出电路，用于将数模变换后的波形数据输出。以解决 AWG信号源频率切换时间慢、采样率调整范围窄的问题。 (51)Int.Cl. 权利要求书1页说明书5页附图4页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书。

3、 1 页说明书 5 页附图 4 页 1/1页 2 1.一种多功能信号发生器，其特征是，所述的信号发生器包括：波形存储器，用于存储波形数据；中央处理器，用于根据用户的设置进行系统控制；固定时钟源，用于提供稳定的时钟数据；现场可编程门阵列FPGA，用于将所述固定时钟源提供的时钟数据作频率合成处理，产生FPGA的工作时钟，并根据所述中央处理器的速率设置所述波形数据的读出速率，将读出的波形数据输出；数模变换器，用于将所述FPGA输出的波形数据进行数模变换；模拟输出电路，用于将数模变换后的波形数据输出。 2.根据权利要求1所述的信号发生器，其特征是，所述的FPGA包括：时钟模块和先入。

4、先出FIFO模块；其中：所述的时钟模块，用于对所述的时钟数据作频率合成，产生数模变换器的工作时钟、 FIFO的读出时钟以及FIFO的写入时钟；所述的FIFO模块，用于以设置的读出速率读出波形数据，并根据FIFO模块的数据存储情况输出用于控制写入速率的反馈信号。 3.根据权利要求1所述的信号发生器，其特征是，所述的FPGA包括：内部波形存储器，用于存储所述中央处理器提供的波形数据，并循环的输出所述的波形数据。 4.根据权利要求2所述的信号发生器，其特征是，所述的FPGA包括：累加器，用于根据所述中央处理器设置的频率控制字累加地址，并将累加结果分别传送给所述的波形存储器和内部波形存。

5、储器；所述的FIFO模块输出的反馈信号传送给所述的累加器，控制累加器将累加所产生的相位地址对应的波形数据写入所述的FIFO模块或暂停累加和暂停写入所述的FIFO模块。 5.根据权利要求3所述的信号发生器，其特征是，所述的FPGA包括：数据选择模块，用于根据所述中央处理器的参数设置从所述的波形存储器和内部波形存储器存储的两路波形数据中选出一路作为写入FIFO模块的波形数据。 6.根据权利要求2所述的信号发生器，其特征是，所述的FPGA包括： FIFO读速率控制模块，用于根据所述中央处理器的速率设置所述FIFO模块的读出速率。 7.根据权利要求1所述的信号发生器，其特征是，所述的FPGA。

6、包括： CPU接口模块，用于实现所述FPGA与所述中央处理器之间的通信。 8.根据权利要求1所述的信号发生器，其特征是，所述的信号发生器还包括：网络接口，用于连接上位机或者网络； LCD屏，用于显示波形数据；以及键盘，用于对所述的中央处理器进行设置。权利要求书CN 102468826 A 1/5页 3 一种多功能信号发生器技术领域 0001 本发明关于信号源技术领域，具体地讲是一种多功能信号发生器。背景技术 0002 在现有技术中，任意发生器可以分成任意函数发生器(AFG)和任意波形发生器 (AWG)。 0003 如图1所示，AWG基于真正可变时钟结构，适用于在所有频率上生成。

7、比较复杂的波形。AWG也读取内存的内容，但其读取方式不同于AFG。AWG的波形存放在内存中。波形占用指定数量的内存位置。在可变时钟源101的每个时钟周期中，内存地址控制单元102从波形内存单元103中读出一个波形样点，送给数模转换单元(DAC)104完成数模转换，经由模拟输出电路105处理后输出。由于波形的样点数量是固定的，因此时钟速率越快，读取波形内存单元103中波形数据点的速度越快，输出频率越高。换句话说，输出信号频率完全取决于时钟频率和波形内存单元103中的波形样点数量。AWG的灵活性源自其波形内存单元 103中存储的波形。波形可以采取任何形状；它可以有任意数量的畸变，或根本。

8、没有畸变。在基于PC的工具的帮助下，用户可以开发人们想得到的几乎任何物理限制内的波形。可以在仪器能够生成的任何时钟频率上，从内存中读取样点。不管时钟是以1MHz运行还是以 1GHz运行，波形的形状相同。 0004 AWG虽然适用于产生复杂的信号，如低抖动的伪随机码流(PRBS)、调制的射频信号等等。但无论通过编辑波形样点数，还是改变可变时钟源的频率，从而改变输出波形的频率都是不方便的，而且需要较长的频率切换时间。同时，时钟源的频率范围也是有限的，也就限制了最终输出波形的频率范围。例如泰克的任意波形发生器AWG5014B的采样率可调范围是10M1.2GSa/S。 0005 如图2所示。

9、，AFG通过读取内存的内容，来同时创建函数波形和任意波形。大多数现代AFG采用直接信号合成(DDS)技术，在广泛的频率范围上提供信号。在固定频率(fc) 时钟源201的控制下，N位的相位累加器206累加频率控制字K205得到相码，相码经过相位寄存器207寻址波形存储器202进行相码-幅码变换输出不同的幅度编码，再经过DAC203 得到相应的阶梯波，最后经过包括低通波器在内的模拟输出电路204处理后，即得到由频率控制字K205决定的连续变化的输出波形。输出信号的频率为K*fc/2N，输出信号的频率分辨率为fc/2N。 0006 AFG虽然适用于输出干净规则的波形，或要求从一个频率到另一个。

10、频率快速切换，或在多条通道中必须同时提供不同频率等场合。但AFG采用固定频率的主控时钟源，采样率是固定的，当采样率不是输出波形频率的整数倍时，AFG具有较大的输出抖动。另外，AFG 通过频率控制字来控制输出频率，当频率控制字较大时，相当于以跳点方式读取波形存储器，这样很多样点不能准确复现。所以AFG不太适合要求低抖动和非常窄的瞬变的应用。发明内容说明书CN 102468826 A 2/5页 4 0007 本发明实施例提供了一种多功能信号发生器，以解决AWG信号源频率切换时间慢、采样率调整范围窄的问题。 0008 本发明的目的是，提供一种多功能信号发生器，该信号发生器包括：波形。

11、存储器，用于存储波形数据；中央处理器，用于根据用户的设置进行系统控制；固定时钟源，用于提供稳定的时钟数据；现场可编程门阵列FPGA，用于将固定时钟源提供的时钟数据作频率合成处理，产生FPGA的工作时钟，并根据中央处理器的速率设置波形数据的读出速率，将读出的波形数据输出；数模变换器，用于将FPGA输出的波形数据进行数模变换；模拟输出电路，用于将数模变换后的波形数据输出。 0009 本发明实施例通过对FIFO读速率进行控制实现采样率的改变。并且与专用时钟电路相比，本发明只需占用少量的FPGA资源就实现了采样率的改变，实现简单、成本低，采样率的调整范围宽。本发明实施例不需要修改波表长度。

12、和时钟源频率，只需修改采样率对应的分频系数，就可修改AWG输出波形的频率。附图说明 0010 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。 0011 图1为现有技术的任意波形发生器(AWG)的结构框图； 0012 图2为现有技术的任意函数发生器(AFG)的结构框图； 0013 图3为本发明实施例的多功能信号发生器的结构框图； 0014 图4为本发明实施例的多功能信号发生器的硬件。

13、结构框图； 0015 图5为本发明实施例的多功能信号发生器的工作流程图； 0016 图6为本发明实施例的多功能信号发生器的AWG、AFG的输出波形图。具体实施方式 0017 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 0018 如图3所示，本实施例的多功能信号发生器包括：波形存储器305，用于存储波形数据；中央处理器301，用于根据用户的设置进行系统控制；固定时钟源30。

14、4，用于提供稳定的时钟数据；现场可编程门阵列FPGA302，用于将固定时钟源提供的时钟数据作频率合成处理，产生FPGA的工作时钟，并根据中央处理器的速率设置波形数据的读出速率，将读出的波形数据输出；数模变换器303，用于将FPGA输出的波形数据进行数模变换；模拟输出电路315，用于将数模变换后的波形数据输出。 0019 本实施例的多功能信号发生器是集任意函数发生器、任意波形发生器、脉冲发生器、IQ基带源、跳频源、码型发生器于一身的多功能信号发生器，本实施例的多功能信号发生器兼具AFG和AWG的功能特点。图4是本实施例的多功能信号发生器简化的硬件结构框说明书CN 1024688。

15、26 A 3/5页 5 图，各部分功能如下： 0020 中央处理单元(CPU)301及外围设备，包括用于系统控制的数字信号处理器 (DSP)，用于辅助DSP工作的存储器，用于连接上位机或者网络的LAN、GPIB、USB等总线接口模块，用于显示的LCD屏以及显卡控制模块和键盘等等；这些系统控制设备具有通用性。 0021 FPGA芯片302，波形处理的核心装置，将CPU301下发的波表数据经过处理后送给 DAC303。 0022 DAC303，数模转换芯片，将FPGA送出的数字格式的波形数据转换为模拟量，再经过模拟电路输出。 0023 固定频率时钟源304，为整个装置提供高精度的稳定时钟，本实。

16、施例的多功能信号发生器可用10MHz的频率；FPGA芯片内部的时钟模块对此10MHz时钟进行频率合成，产生各个模块需要的时钟，包括提供采样时钟给DAC303。 0024 波形存储器305(也可称作：外部波形存储器)，容量较大，用于存储较大长度的大波表；本实施例的多功能信号发生器可用2G bits的DDR2 SDRAM。 0025 如图4所示FPGA芯片302内部被分成如下功能模块： 0026 CPU接口模块306，实现FPGA芯片302与CPU301之间的通信，以便CPU301控制 FPGA302内部的其它模块； 0027 时钟模块307，利用FPGA302内嵌的频率合成软核对10M时钟。

17、304a作频率合成，产生DAC303的工作时钟307a，FIFO的读时钟307b，FIFO的写入时钟307c，时钟307c同时还作为FPGA内部其它模块的工作时钟。 0028 外部存储控制器308，实现FPGA与外部波形存储器的接口，按照CPU配置的参数 308a(包括波表起始地址、波表长度等)将波表数据308a写入外部波形存储器；在要求输出波形时，将外部波形存储器的波表数据308b读出送给数据选择模块。 0029 内部波形存储器309，包括了用FPGA内嵌RAM块实现的存储器以及相应的控制模块；内部波形存储器的容量是固定的，且容量远小于外部存储器，在本实施例里的容量是 16K个样点；。

18、在输出波形前，内部波形存储器309内的控制模块将CPU提供的波表数据309a 写入内部存储器；在输出波形时，循环的从内部存储器读出波表309b送给数据选择模块 311。 0030 DDS累加器310，根据CPU设置的频率控制字310a，累加地址，将累加结果310b和 310c分别送给外部存储控制器308和内部波形存储器309。 0031 数据选择模块311，根据CPU的参数设置311a，从外部存储控制器308和内部波形存储器309的两路数据308b和309b中选出一路作为写数据311b写入FIFO模块。 0032 FIFO模块312，FIFO是指具有先入先出特点(First Input Fi。

19、rst Output)的存储器；FIFO模块312将位于时钟域307c的波形数据311b转换到时钟域307b，并在读速率控制模块313的速率控制下，读出数据312a；FIFO模块312还根据FIFO的存储情况送出一个反馈信号312b给DDS累加器310，控制累加器进行正常累加还是暂停累加，正常累加所产生的相位地址对应的波表数据会写入FIFO，暂停累加时也就暂停写入FIFO。反馈信号 312b的作用是：如果把FIFO比作成一个水库，FIFO的读、写操作可分别看作水库的放水、灌水；为了让流出的水流不枯竭，要求灌水快于放水；但达到一定时间后会水满溢出；如果在蓄水达到警戒水位后暂停灌水，然。

20、后等到水位下降至警戒水位以下后再重新灌水，这样水说明书CN 102468826 A 4/5页 6 库就会一直放水，且不会溢出。同样的，当FIFO内未被读出的数据长度超过一定限度后，反馈信号312b就要求累加器暂停，也就是暂停FIFO的写入。 0033 数据处理模块313，对从FIFO模块312中读出的数据作二次处理，如并串转换、输出关闭时输出空闲电平等；处理后的数据送给外部DAC303； 0034 FIFO读速率控制模块314，根据CPU的速率设置314a，控制FIFO模块312的读出速率，也就间接实现了DAC303采样率可调。FIFO读速率控制模块314可以是一分频器，在本实施。

21、例的多功能信号发生器中可采用31bits位宽的分频器实现采样率的改变。 0035 如图5所示，本实施例的多功能信号发生器的工作流程包括： 0036 (1)根据用户的设置，CPU首先将各个参数配置给FPGA；不同的工作模式有不同的工作流程。AFG时，CPU从非易失性存储器中读出波表并写到FPGA内部的波形存储器；AWG 时，CPU从非易失性存储器中读出波表、或者将上位机下发的波表写入到外部的DDR2 SDRAM 波形存储器。 0037 (2)波表写入完毕后启动DDS，开始DDS累加器的累加；在累加过程中，判断FIFO 的“水位”状态，一旦FIFO不能继续写入，就暂停累加；等FIFO可以继续写入。

22、时，再继续累加。 0038 (3)根据DDS累加后的地址，AFG模式从内部波形存储器读取波形、AWG从外部波形存储器读取波形，并写入FIFO； 0039 (4)AFG时，一直读取FIFO，将读出的波形数据处理后输出；AWG时，在读速率控制模块的控制下，可能不是一直读FIFO，而是以某个速率匀速的读取FIFO。从FIFO读取波形数据的带宽是小于或者等于DAC带宽的，实际上，前者是后者的约数。 0040 本实施例的多功能信号发生器的读速率控制模块的作用： 0041 AFG时，通常输出的是规则的通用波形，例如正弦波、方波、锯齿波等，这些波表数据存放在CPU附属的非易失性存储器中，大小是固定。

23、的，且长度较小。按照用户设置，将相应波表写入到FPGA内部的存储器中即可。在CARP里，AFG的波表长度是固定的16K个样点。FPGA内部存储器可以配置成双端口模式，读写带宽的利用率可达到100，非常适合 AFG时的跳点读取。 0042 如果用户要求输出任意波，任意波波形通常是不规则的，长度也很长。因此CARP 配置了可存储128M个样点的DDR2 bDRAM，用于存储超过16K个样点长度的任意波。DDR2 DRAM具有成本低、容量大的特点，但带宽利用率受到限制，当逐点访问时，带宽利用率可达到80；但如果像AFG一样，跳点的访问，带宽利用率会急剧下降到最低10。也就是说，上文强调的FI。

24、FO写入带宽要高于读出带宽的要求是无法满足的。 0043 通过读速率控制模块，可以解决AWG时频率可调与DDR2 DRAM带宽之间的矛盾。 AWG时，设置DDS累加器的频率控制字为1，也就是要逐点读取DRAM。但在FIFO的读出侧，不是一直读取FIFO，而是按照用户设置的采样率读取FIFO，这样通过FIFO的“水位”反馈，可以控制DDS累加器的累加还是暂停累加。当FIFO暂停读出时，数据处理模块依然不间断的将前一时刻读出的数据送给DAC输出。FPGA具体实现方法是根据采样率对DAC时钟作分频，利用分频后的时钟作为读使能来读取FIFO。 0044 如图6所示，说明了本实施例的多功能信号发。

25、生器的AFG、AWG时的不同输出波形如下：说明书CN 102468826 A 5/5页 7 0045 AFG时，每个DAC时钟(采样时钟)输出一个波形样点，样点对应的地址间隔就是频率字，通过改变频率字可调节输出波形的频率。AWG时，以1/2的采样率为例，地址间隔是 1，本来每个DAC时钟输出一个波形样点；但在读速率控制模块的控制下，每2个DAC时钟输出一个波形样点，这样就达到了在不改变采样时钟的情况下，通过修改采样率从而调节输出波形频率的目的。AFG时，输出波形的频率等于K*fc/2N，出波形其中K是频率字，fc是 DAC时钟频率，N是DDS累加器的位宽(CARP里是64)。 0。

26、046 AWG时，输出波形的频率等于1*fc/(LENGTH*DIVIDE)，其中fc是DAC时钟频率， LENGTH是任意波的样点长度，DIVIDE是读速率控制模块使用的分频系数。对于一定的任意波长度，通过修改分频系数DIVIDE即可减小输出波形的频率，实际上，相当于将采样率从 fc修改为fc/DIVIDE。本发明用一个31bits位宽的分频器实现采样率的改变，对于1GHz 采样时钟，AWG时的实际采样率调整范围为1GHz0.46Hz。 0047 与专用时钟电路相比，本发明只需占用少量的FPGA资源就实现了采样率的改变，实现简单、成本低，且采样率的调整范围要宽得多。 0048 不需要修改。

27、波表长度和时钟源频率，只需修改采样率对应的分频系数，就可修改 AWG输出波形的频率，频率改变时间仅仅是CPU配置该系数的时间，因此具有不逊于AFG的频率捷变性。 0049 本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。说明书CN 102468826 A 1/4页 8 图1 图2 说明书附图CN 102468826 A 2/4页 9 图3 图4 说明书附图CN 102468826 A 3/4页 10 图5 说明书附图CN 102468826 A 10 4/4页 11 图6 说明书附图CN 102468826 A 11 。

摘要
申请专利号：	CN201010531082.4	申请日：	2010.11.03
公开号：	CN102468826A	公开日：	2012.05.23
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H03K 3/02申请日:20101103\|\|\|公开
IPC分类号：	H03K3/02	主分类号：	H03K3/02
申请人：	北京普源精电科技有限公司
发明人：	王悦; 王铁军; 李维森
地址：	102206 北京市昌平区沙河镇踩河村156号
优先权：
专利代理机构：	北京三友知识产权代理有限公司 11127	代理人：	任默闻
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内容摘要

本发明提供了一种多功能信号发生器，该信号发生器包括：波形存储器，用于存储波形数据；中央处理器，用于根据用户的设置进行系统控制；固定时钟源，用于提供稳定的时钟数据；现场可编程门阵列FPGA，用于将固定时钟源提供的时钟数据作频率合成处理，产生FPGA的工作时钟，并根据中央处理器的速率设置波形数据的读出速率，将读出的波形数据输出；数模变换器，用于将FPGA输出的波形数据进行数模变换；模拟输出电路，用于将数模变换后的波形数据输出。以解决AWG信号源频率切换时间慢、采样率调整范围窄的问题。

权利要求书

1：一种多功能信号发生器，其特征是，所述的信号发生器包括：波形存储器，用于存储波形数据；中央处理器，用于根据用户的设置进行系统控制；固定时钟源，用于提供稳定的时钟数据；现场可编程门阵列 FPGA，用于将所述固定时钟源提供的时钟数据作频率合成处理，产生 FPGA 的工作时钟，并根据所述中央处理器的速率设置所述波形数据的读出速率，将读出的波形数据输出；数模变换器，用于将所述 FPGA 输出的波形数据进行数模变换；模拟输出电路，用于将数模变换后的波形数据输出。2：根据权利要求 1 所述的信号发生器，其特征是，所述的 FPGA 包括：时钟模块和先入先出 FIFO 模块；其中：所述的时钟模块，用于对所述的时钟数据作频率合成，产生数模变换器的工作时钟、 FIFO 的读出时钟以及 FIFO 的写入时钟；所述的 FIFO 模块，用于以设置的读出速率读出波形数据，并根据 FIFO 模块的数据存储情况输出用于控制写入速率的反馈信号。3：根据权利要求 1 所述的信号发生器，其特征是，所述的 FPGA 包括：内部波形存储器，用于存储所述中央处理器提供的波形数据，并循环的输出所述的波形数据。4：根据权利要求 2 所述的信号发生器，其特征是，所述的 FPGA 包括：累加器，用于根据所述中央处理器设置的频率控制字累加地址，并将累加结果分别传送给所述的波形存储器和内部波形存储器；所述的 FIFO 模块输出的反馈信号传送给所述的累加器，控制累加器将累加所产生的相位地址对应的波形数据写入所述的 FIFO 模块或暂停累加和暂停写入所述的 FIFO 模块。5：根据权利要求 3 所述的信号发生器，其特征是，所述的 FPGA 包括：数据选择模块，用于根据所述中央处理器的参数设置从所述的波形存储器和内部波形存储器存储的两路波形数据中选出一路作为写入 FIFO 模块的波形数据。6：根据权利要求 2 所述的信号发生器，其特征是，所述的 FPGA 包括： FIFO 读速率控制模块，用于根据所述中央处理器的速率设置所述 FIFO 模块的读出速率。7：根据权利要求 1 所述的信号发生器，其特征是，所述的 FPGA 包括： CPU 接口模块，用于实现所述 FPGA 与所述中央处理器之间的通信。8：根据权利要求 1 所述的信号发生器，其特征是，所述的信号发生器还包括：网络接口，用于连接上位机或者网络； LCD 屏，用于显示波形数据；以及键盘，用于对所述的中央处理器进行设置。

说明书

一种多功能信号发生器
    【技术领域】
     本发明关于信号源技术领域，具体地讲是一种多功能信号发生器。背景技术
     在现有技术中，任意发生器可以分成任意函数发生器 (AFG) 和任意波形发生器(AWG)。如图 1 所示， AWG 基于真正可变时钟结构，适用于在所有频率上生成比较复杂的波形。AWG 也读取内存的内容，但其读取方式不同于 AFG。AWG 的波形存放在内存中。波形占用指定数量的内存位置。在可变时钟源 101 的每个时钟周期中，内存地址控制单元 102 从波形内存单元 103 中读出一个波形样点，送给数模转换单元 (DAC)104 完成数模转换，经由模拟输出电路 105 处理后输出。由于波形的样点数量是固定的，因此时钟速率越快，读取波形内存单元 103 中波形数据点的速度越快，输出频率越高。换句话说，输出信号频率完全取决于时钟频率和波形内存单元 103 中的波形样点数量。AWG 的灵活性源自其波形内存单元 103 中存储的波形。波形可以采取任何形状；它可以有任意数量的畸变，或根本没有畸变。在基于 PC 的工具的帮助下，用户可以开发人们想得到的几乎任何物理限制内的波形。可以在仪器能够生成的任何时钟频率上，从内存中读取样点。不管时钟是以 1MHz 运行还是以 1GHz 运行，波形的形状相同。
     AWG 虽然适用于产生复杂的信号，如低抖动的伪随机码流 (PRBS)、调制的射频信号等等。但无论通过编辑波形样点数，还是改变可变时钟源的频率，从而改变输出波形的频率都是不方便的，而且需要较长的频率切换时间。同时，时钟源的频率范围也是有限的，也就限制了最终输出波形的频率范围。例如泰克的任意波形发生器 AWG5014B 的采样率可调范围是 10M ～ 1.2GSa/S。
     如图 2 所示， AFG 通过读取内存的内容，来同时创建函数波形和任意波形。大多数现代 AFG 采用直接信号合成 (DDS) 技术，在广泛的频率范围上提供信号。在固定频率 (fc) 时钟源 201 的控制下， N 位的相位累加器 206 累加频率控制字 K205 得到相码，相码经过相位寄存器 207 寻址波形存储器 202 进行相码 - 幅码变换输出不同的幅度编码，再经过 DAC203 得到相应的阶梯波，最后经过包括低通波器在内的模拟输出电路 204 处理后，即得到由频率控制字 K205 决定的连续变化的输出波形。输出信号的频率为 K*fc/2N，输出信号的频率分辨率为 fc/2N。
     AFG 虽然适用于输出干净规则的波形，或要求从一个频率到另一个频率快速切换，或在多条通道中必须同时提供不同频率等场合。但 AFG 采用固定频率的主控时钟源，采样率是固定的，当采样率不是输出波形频率的整数倍时， AFG 具有较大的输出抖动。另外， AFG 通过频率控制字来控制输出频率，当频率控制字较大时，相当于以跳点方式读取波形存储器，这样很多样点不能准确复现。所以 AFG 不太适合要求低抖动和非常窄的瞬变的应用。
     发明内容本发明实施例提供了一种多功能信号发生器，以解决 AWG 信号源频率切换时间慢、采样率调整范围窄的问题。
     本发明的目的是，提供一种多功能信号发生器，该信号发生器包括：波形存储器，用于存储波形数据；中央处理器，用于根据用户的设置进行系统控制；固定时钟源，用于提供稳定的时钟数据；现场可编程门阵列 FPGA，用于将固定时钟源提供的时钟数据作频率合成处理，产生 FPGA 的工作时钟，并根据中央处理器的速率设置波形数据的读出速率，将读出的波形数据输出；数模变换器，用于将 FPGA 输出的波形数据进行数模变换；模拟输出电路，用于将数模变换后的波形数据输出。
     本发明实施例通过对 FIFO 读速率进行控制实现采样率的改变。并且与专用时钟电路相比，本发明只需占用少量的 FPGA 资源就实现了采样率的改变，实现简单、成本低，采样率的调整范围宽。本发明实施例不需要修改波表长度和时钟源频率，只需修改采样率对应的分频系数，就可修改 AWG 输出波形的频率。附图说明
     为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
     图 1 为现有技术的任意波形发生器 (AWG) 的结构框图；
     图 2 为现有技术的任意函数发生器 (AFG) 的结构框图；
     图 3 为本发明实施例的多功能信号发生器的结构框图；图 4 为本发明实施例的多功能信号发生器的硬件结构框图；图 5 为本发明实施例的多功能信号发生器的工作流程图；图 6 为本发明实施例的多功能信号发生器的 AWG、 AFG 的输出波形图。具体实施方式
     下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
     如图 3 所示，本实施例的多功能信号发生器包括：波形存储器 305，用于存储波形数据；中央处理器 301，用于根据用户的设置进行系统控制；固定时钟源 304，用于提供稳定的时钟数据；现场可编程门阵列 FPGA302，用于将固定时钟源提供的时钟数据作频率合成处理，产生 FPGA 的工作时钟，并根据中央处理器的速率设置波形数据的读出速率，将读出的波形数据输出；数模变换器 303，用于将 FPGA 输出的波形数据进行数模变换；模拟输出电路 315，用于将数模变换后的波形数据输出。
     本实施例的多功能信号发生器是集任意函数发生器、任意波形发生器、脉冲发生器、 IQ 基带源、跳频源、码型发生器于一身的多功能信号发生器，本实施例的多功能信号发生器兼具 AFG 和 AWG 的功能特点。图 4 是本实施例的多功能信号发生器简化的硬件结构框图，各部分功能如下：
     中央处理单元 (CPU)301 及外围设备，包括用于系统控制的数字信号处理器 (DSP)，用于辅助 DSP 工作的存储器，用于连接上位机或者网络的 LAN、 GPIB、 USB 等总线接口模块，用于显示的 LCD 屏以及显卡控制模块和键盘等等；这些系统控制设备具有通用性。
     FPGA 芯片 302，波形处理的核心装置，将 CPU301 下发的波表数据经过处理后送给 DAC303。
     DAC303，数模转换芯片，将 FPGA 送出的数字格式的波形数据转换为模拟量，再经过模拟电路输出。
     固定频率时钟源 304，为整个装置提供高精度的稳定时钟，本实施例的多功能信号发生器可用 10MHz 的频率； FPGA 芯片内部的时钟模块对此 10MHz 时钟进行频率合成，产生各个模块需要的时钟，包括提供采样时钟给 DAC303。
     波形存储器 305( 也可称作：外部波形存储器 )，容量较大，用于存储较大长度的大波表；本实施例的多功能信号发生器可用 2G bits 的 DDR2 SDRAM。
     如图 4 所示 FPGA 芯片 302 内部被分成如下功能模块：
     CPU 接口模块 306，实现 FPGA 芯片 302 与 CPU301 之间的通信，以便 CPU301 控制 FPGA302 内部的其它模块；时钟模块 307，利用 FPGA302 内嵌的频率合成软核对 10M 时钟 [304a] 作频率合成，产生 DAC303 的工作时钟 307a， FIFO 的读时钟 307b， FIFO 的写入时钟 307c，时钟 307c 同时还作为 FPGA 内部其它模块的工作时钟。
     外部存储控制器 308，实现 FPGA 与外部波形存储器的接口，按照 CPU 配置的参数 308a( 包括波表起始地址、波表长度等 ) 将波表数据 308a 写入外部波形存储器；在要求输出波形时，将外部波形存储器的波表数据 308b 读出送给数据选择模块。
     内部波形存储器 309，包括了用 FPGA 内嵌 RAM 块实现的存储器以及相应的控制模块；内部波形存储器的容量是固定的，且容量远小于外部存储器，在本实施例里的容量是 16K 个样点；在输出波形前，内部波形存储器 309 内的控制模块将 CPU 提供的波表数据 309a 写入内部存储器；在输出波形时，循环的从内部存储器读出波表 309b 送给数据选择模块 311。
     DDS 累加器 310，根据 CPU 设置的频率控制字 310a，累加地址，将累加结果 310b 和 310c 分别送给外部存储控制器 308 和内部波形存储器 309。
     数据选择模块 311，根据 CPU 的参数设置 311a，从外部存储控制器 308 和内部波形存储器 309 的两路数据 308b 和 309b 中选出一路作为写数据 311b 写入 FIFO 模块。
     FIFO 模块 312， FIFO 是指具有先入先出特点 (First Input First Output) 的存储器； FIFO 模块 312 将位于时钟域 307c 的波形数据 311b 转换到时钟域 307b，并在读速率控制模块 313 的速率控制下，读出数据 312a ； FIFO 模块 312 还根据 FIFO 的存储情况送出一个反馈信号 312b 给 DDS 累加器 310，控制累加器进行正常累加还是暂停累加，正常累加所产生的相位地址对应的波表数据会写入 FIFO，暂停累加时也就暂停写入 FIFO。反馈信号 312b 的作用是：如果把 FIFO 比作成一个水库， FIFO 的读、写操作可分别看作水库的放水、灌水；为了让流出的水流不枯竭，要求灌水快于放水；但达到一定时间后会水满溢出；如果在蓄水达到警戒水位后暂停灌水，然后等到水位下降至警戒水位以下后再重新灌水，这样水
     库就会一直放水，且不会溢出。同样的，当 FIFO 内未被读出的数据长度超过一定限度后，反馈信号 312b 就要求累加器暂停，也就是暂停 FIFO 的写入。
     数据处理模块 313，对从 FIFO 模块 312 中读出的数据作二次处理，如并串转换、输出关闭时输出空闲电平等；处理后的数据送给外部 DAC303 ；
     FIFO 读速率控制模块 314，根据 CPU 的速率设置 314a，控制 FIFO 模块 312 的读出速率，也就间接实现了 DAC303 采样率可调。FIFO 读速率控制模块 314 可以是一分频器，在本实施例的多功能信号发生器中可采用 31bits 位宽的分频器实现采样率的改变。
     如图 5 所示，本实施例的多功能信号发生器的工作流程包括：
     (1) 根据用户的设置， CPU 首先将各个参数配置给 FPGA ；不同的工作模式有不同的工作流程。AFG 时， CPU 从非易失性存储器中读出波表并写到 FPGA 内部的波形存储器； AWG 时， CPU 从非易失性存储器中读出波表、或者将上位机下发的波表写入到外部的 DDR2 SDRAM 波形存储器。
     (2) 波表写入完毕后启动 DDS，开始 DDS 累加器的累加；在累加过程中，判断 FIFO 的 “水位” 状态，一旦 FIFO 不能继续写入，就暂停累加；等 FIFO 可以继续写入时，再继续累加。
     (3) 根据 DDS 累加后的地址， AFG 模式从内部波形存储器读取波形、 AWG 从外部波形存储器读取波形，并写入 FIFO ；
     (4)AFG 时，一直读取 FIFO，将读出的波形数据处理后输出； AWG 时，在读速率控制模块的控制下，可能不是一直读 FIFO，而是以某个速率匀速的读取 FIFO。从 FIFO 读取波形数据的带宽是小于或者等于 DAC 带宽的，实际上，前者是后者的约数。
     本实施例的多功能信号发生器的读速率控制模块的作用：
     AFG 时，通常输出的是规则的通用波形，例如正弦波、方波、锯齿波等，这些波表数据存放在 CPU 附属的非易失性存储器中，大小是固定的，且长度较小。按照用户设置，将相应波表写入到 FPGA 内部的存储器中即可。在 CARP 里， AFG 的波表长度是固定的 16K 个样点。FPGA 内部存储器可以配置成双端口模式，读写带宽的利用率可达到 100％，非常适合 AFG 时的跳点读取。
     如果用户要求输出任意波，任意波波形通常是不规则的，长度也很长。因此 CARP 配置了可存储 128M 个样点的 DDR2 bDRAM，用于存储超过 16K 个样点长度的任意波。DDR2 DRAM 具有成本低、容量大的特点，但带宽利用率受到限制，当逐点访问时，带宽利用率可达到 80％；但如果像 AFG 一样，跳点的访问，带宽利用率会急剧下降到最低 10％。也就是说，上文强调的 FIFO 写入带宽要高于读出带宽的要求是无法满足的。
     通过读速率控制模块，可以解决 AWG 时频率可调与 DDR2 DRAM 带宽之间的矛盾。 AWG 时，设置 DDS 累加器的频率控制字为 1，也就是要逐点读取 DRAM。但在 FIFO 的读出侧，不是一直读取 FIFO，而是按照用户设置的采样率读取 FIFO，这样通过 FIFO 的 “水位” 反馈，可以控制 DDS 累加器的累加还是暂停累加。当 FIFO 暂停读出时，数据处理模块依然不间断的将前一时刻读出的数据送给 DAC 输出。 FPGA 具体实现方法是根据采样率对 DAC 时钟作分频，利用分频后的时钟作为读使能来读取 FIFO。
     如图 6 所示，说明了本实施例的多功能信号发生器的 AFG、 AWG 时的不同输出波形如下：AFG 时，每个 DAC 时钟 ( 采样时钟 ) 输出一个波形样点，样点对应的地址间隔就是频率字，通过改变频率字可调节输出波形的频率。 AWG 时，以 1/2 的采样率为例，地址间隔是 1，本来每个 DAC 时钟输出一个波形样点；但在读速率控制模块的控制下，每 2 个 DAC 时钟输出一个波形样点，这样就达到了在不改变采样时钟的情况下，通过修改采样率从而调节输出波形频率的目的。AFG 时，输出波形的频率等于 K*fc/2N，出波形其中 K 是频率字， fc 是 DAC 时钟频率， N 是 DDS 累加器的位宽 (CARP 里是 64)。
     AWG 时，输出波形的频率等于 1*fc/(LENGTH*DIVIDE)，其中 fc 是 DAC 时钟频率， LENGTH 是任意波的样点长度， DIVIDE 是读速率控制模块使用的分频系数。对于一定的任意波长度，通过修改分频系数 DIVIDE 即可减小输出波形的频率，实际上，相当于将采样率从 fc 修改为 fc/DIVIDE。本发明用一个 31bits 位宽的分频器实现采样率的改变，对于 1GHz 采样时钟， AWG 时的实际采样率调整范围为 1GHz ～ 0.46Hz。
     与专用时钟电路相比，本发明只需占用少量的 FPGA 资源就实现了采样率的改变，实现简单、成本低，且采样率的调整范围要宽得多。
     不需要修改波表长度和时钟源频率，只需修改采样率对应的分频系数，就可修改 AWG 输出波形的频率，频率改变时间仅仅是 CPU 配置该系数的时间，因此具有不逊于 AFG 的频率捷变性。本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。