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采用分时复用模数转换器的数字功率因数校正控制器.pdf

  • 上传人:GAME****980
  • 文档编号:4297135
  • 上传时间:2018-09-13
  • 格式:PDF
  • 页数:9
  • 大小:559.53KB
  • 摘要
    申请专利号:

    CN201110334791.8

    申请日:

    2011.10.28

    公开号:

    CN102510209A

    公开日:

    2012.06.20

    当前法律状态:

    终止

    有效性:

    无权

    法律详情:

    未缴年费专利权终止IPC(主分类):H02M 1/42申请日:20111028授权公告日:20131030终止日期:20161028|||授权|||实质审查的生效IPC(主分类):H02M 1/42申请日:20111028|||公开

    IPC分类号:

    H02M1/42(2007.01)I; H03M1/10

    主分类号:

    H02M1/42

    申请人:

    东南大学

    发明人:

    孙伟锋; 常昌远; 李鹏程; 徐申; 陆生礼; 时龙兴

    地址:

    214135 江苏省无锡市新区菱湖大道99号

    优先权:

    专利代理机构:

    南京天翼专利代理有限责任公司 32112

    代理人:

    汤志武

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    内容摘要

    一种采用分时复用模数转换器的数字功率因数校正控制器,设有模数转换电路、补偿算法逻辑电路、脉宽调制器电路和功率因数校正基本拓扑电路,模数转换电路包括分频器、状态机、计数器、译码器、与门、SR锁存器、A/D转换电路、减法器、第一、第二、、第三3个传输门以及由第一、第二、第三3个相同的D触发器依次串联构成的第一、第二、第三3个移位寄存器。依靠对一个模数转换器的分时复用取代现有数字功率因数校正控制器中的三个模数转换器,实现三路信号的模数转换。在每个控制处理周期,只进行三次转换,其余时间模数转换器不工作,简化了功率因数校正转换器的电路设计,有效减小芯片面积,降低功耗。

    权利要求书

    1: 一种采用分时复用模数转换器的数字功率因数校正控制器, 设有模数转换电路、 补 偿算法逻辑电路、 脉宽调制器电路和功率因数校正基本拓扑电路, 其特征是 : 模数转换电路包括分频器、 状态机、 计数器、 译码器、 与门、 SR 锁存器、 A/D 转换电路、 减法器、 第一、 第二、 第三 3 个传输门以及由第一、 第二、 第三 3 个相同的 D 触发器依次串联 构成的第一、 第二、 第三 3 个移位寄存器, 前一级 D 触发器的同相输出端与后一级 D 触发器 的 D 输入端相连 ; 分频器的输入端与外部时钟连接, 分频器设有第一、 第二、 第三、 第四及第 五 5 个输出端, 分频器的第一输出端与状态机的时钟端相连, 第二输出端与 SR 锁存器的置 位端相连, 第三输出端与 A/D 转换电路的时钟端连接, 第四输出端与补偿算法逻辑电路的 时钟端连接, 第五输出端与脉宽调制器电路的时钟端相连 ; 状态机的输出端产生时钟标志 信号分别与计数器的时钟端及第一、 第二、 第三 3 个移位寄存器的时钟端连接 ; 计数器的一 个输出端分别连接译码器及与门的一个输入端, 计数器的另一个输出端分别连接译码器及 与门的另一个输入端 ; 译码器设有 3 个输出端, 分别连接第一、 第二、 第三传输门的开关信 号输入端, 第一、 第二、 第三传输门的输入端分别连接功率因数校正基本拓扑电路中的输出 电压、 输入电流、 输入电压待采样信号, 第一、 第二、 第三传输门的输出端均连接 A/D 转换电 路; 与门输出端连接 SR 锁存器的复位端, SR 锁存器的输出端连接 A/D 转换电路使能信号 端, A/D 转换电路的数字值输出端与第一移位寄存器的 D 输入端相连, 第一移位寄存器和 第二移位寄存器的同相输出端还分别连接到补偿算法逻辑电路 3 个输入端中的 2 个输入 端, 第三移位寄存器的输出端连接减法器的负向端, 减法器的同相输入端连接基准参考信 号, 减法器输出端连接补偿算法逻辑电路的第 3 个输入端 ; 补偿算法逻辑电路的占空比指 令输出端与脉宽调制器电路的输入端相连, 脉宽调制器电路输出 PWM 控制脉冲至功率因数 校正基本拓扑电路。

    说明书


    采用分时复用模数转换器的数字功率因数校正控制器

        技术领域 本发明涉及一种采用分时复用模数转换器的数字功率因数校正控制器, 属于集成 电路设计, 隶属电子技术领域。
         背景技术 功率因数校正控制器可以减小开关电源等电力电子装置对电网产生的谐波污染, 以保证电网质量、 提高电网的可靠性, 并且随着世界能源危机的不断加深, 各国对用电设备 的功率因素考核相关规定正日趋严格, 对功率因数要求变高, 应用功率因数校正控制器的 场合也将扩大。
         由于数字功率因数校正控制器可以显著降低成本, 简化设计, 提高精度, 并且可以 实现各种复杂的算法, 对外部条件变化的敏感度也较低。 基于以上优势, 数字功率因数校正 控制器正在成为人们关注的另一个研究热点。
         通常在数字功率因数校正控制器的设计中, 需要对多路信号 ( 输入电压、 输入电 流和输出电压 ) 进行采样, 并将其转换为数字量。现有的解决方案是使用多个模数转换器 对各路信号进行转换。而事实上, 多个模数转换器在一个控制处理周期内并不是持续工作 的, 没有充分发挥作用。
         发明内容
         本发明提供了一种采用分时复用模数转换器的数字功率因数校正控制器, 对一个 模数转换器采用分时复用取代现有数字功率因数校正控制器中的三个模数转换器, 可以有 效减小芯片面积, 降低功耗, 并且降低功率因数校正控制器的设计复杂度。 简化了数字功率 因数校正控制器的电路结构。
         本发明采用的技术方案为 : 一种采用分时复用模数转换器的数字功率因数校正控 制器, 设有模数转换电路、 补偿算法逻辑电路、 脉宽调制器电路和功率因数校正基本拓扑电 路, 其特征是 : 模数转换电路包括分频器、 状态机、 计数器、 译码器、 与门、 SR 锁存器、 A/D 转 换电路、 减法器、 第一、 第二、 第三 3 个传输门以及由第一、 第二、 第三 3 个相同的 D 触发器依 次串联构成的第一、 第二、 第三 3 个移位寄存器, 前一级 D 触发器的同相输出端与后一级 D 触发器的 D 输入端相连 ; 分频器的输入端与外部时钟连接, 分频器设有第一、 第二、 第三、 第 四及第五 5 个输出端, 分频器的第一输出端与状态机的时钟端相连, 第二输出端与 SR 锁存 器的置位端相连, 第三输出端与 A/D 转换电路的时钟端连接, 第四输出端与补偿算法逻辑 电路的时钟端连接, 第五输出端与脉宽调制器电路的时钟端相连 ; 状态机的输出端产生时 钟标志信号分别与计数器的时钟端及第一、 第二、 第三 3 个移位寄存器的时钟端连接 ; 计数 器的一个输出端分别连接译码器及与门的一个输入端, 计数器的另一个输出端分别连接译 码器及与门的另一个输入端 ; 译码器设有 3 个输出端, 分别连接第一、 第二、 第三传输门的 开关信号输入端, 第一、 第二、 第三传输门的输入端分别连接功率因数校正基本拓扑电路中 的输出电压、 输入电流、 输入电压待采样信号, 第一、 第二、 第三传输门的输出端均连接 A/D转换电路 ; 与门输出端连接 SR 锁存器的复位端, SR 锁存器的输出端连接 A/D 转换电路使能 信号端, A/D 转换电路的数字值输出端与第一移位寄存器的 D 输入端相连, 第一移位寄存器 和第二移位寄存器的同相输出端还分别连接到补偿算法逻辑电路 3 个输入端中的 2 个输入 端, 第三移位寄存器的输出端连接减法器的负向端, 减法器的同相输入端连接基准参考信 号, 减法器输出端连接补偿算法逻辑电路的第 3 个输入端 ; 补偿算法逻辑电路的占空比指 令输出端与脉宽调制器电路的输入端相连, 脉宽调制器电路输出 PWM 控制脉冲至功率因数 校正基本拓扑电路。
         本发明的优点及有益效果 : 依靠对一个模数转换器的分时复用取代现有数字功率 因数校正控制器中的三个模数转换器, 实现三路信号的模数转换。 在每个控制处理周期, 只 进行三次转换, 其余时间模数转换器不工作。这样一来, 简化了功率因数校正转换器的电 路设计, 可以有效减小芯片面积, 降低功耗, 得到了一个更为优化的数字功率因数校正转换 器, 具有一定的通用性。 附图说明
         图 1 是本发明的电路图 ;
         图 2 是本发明三路复用的模数转换器分时采样的时序图 ;
         图 3 是现有技术数字功率因数校正控制器电路的结构框图 ;
         图 4 是现有技术数字功率因数校正控制器中数模转换器的工作时序图。 具体实施方式
         参看图 1, 本发明包括模数转换电路 1、 补偿算法逻辑电路 2、 脉宽调制器电路 3 和 功率因数校正基本拓扑电路 4。与现有技术图 3 相比, 只是模数转换电路 1 采用了分时复 用, 其余电路相同。本发明模数转换电路 1 对功率因数校正基本拓扑电路 4 的输入电压、 输 入电流和输出电压进行采样和模数转换, 并将转换之后的数字值送到补偿算法逻辑电路 2, 模数转换电路 1 包括分频器 101、 状态机 102、 计数器 103、 译码器 104、 第一传输门 105、 第二 传输门 106、 第三传输门 107、 与门 108、 SR 锁存器 109、 A/D 转换电路 110、 第一移位寄存器 111、 第二移位寄存器 112、 第三移位寄存器 113 以及减法器 114。分频器 101 的输入端与外 部时钟 clock 连接, 分频器 101 第一输出端 clkstatemachine 为状态机 102 的工作时钟, 第二输 出端 clksample 与 SR 锁存器 (109) 的置位端相连, 第三输出端 clkADC 为 A/D 转换电路 109 的 工作时钟, 第四输出端 clkcompensator 与补偿算法逻辑电路 2 的时钟端连接, 第五输出端 clkPWM 与脉宽调制器电路 3 的时钟端连接。状态机 102 的输出 Tfinished 为时钟标志信号, 每个系统 采样周期输出三个高电平脉冲, 每个高电平脉冲标志一次模数转换完成, Tfinished 与计数器 103 的时钟端和三个移位寄存器的时钟端连接。计数器 103 循环输出 00、 01、 11、 10, 与译码 器 104 连接, 计数器 103 依次输出 00、 01、 11 时, 表明 A/D 转换电路 110 正依次对三路采集 到的信号进行转换, 当输出变为 10 时, 表明三路转换完毕。译码器 104, 当输入为 00 时, 输 出 001, 表示 A/D 转换电路 110 对第一路信号进行模数转换 ; 当输入为 01 时, 输出 010, 表示 A/D 转换电路 110 对第二路信号进行模数转换 ; 当输入为 11 时, 输出 001, 表示 A/D 转换电 路 110 对第三路信号进行模数转换 ; 当输入为 10 时, 输出为 100。译码器 104 的输出分别 接到三个传输门, 作为开关信号。第一传输门 105 的输入连接到功率因数校正基本拓扑电路中 Ro1 与 Ro2 之间, 为待采样的输出电压 Vo(t)。第二传输门 106 的输入连接到功率因数 校正基本拓扑电路中 Rs 与 RFB2 之间, 为待采样的输入电流 Iin(t)。第三传输门 107 的输入 端接连接到功率因数校正基本拓扑电路中 RFB1 与 RFB2 之间, 为待采样的输入电压 Vin(t)。三 个传输门的输出端均接到 A/D 转换电路 110。与门 108 的输入端与计数器 103 的输出端连 接, 与门 108 输出端连接到 SR 锁存器 109 的复位端, 仅当计数器 103 输出 10 时, 与门 108 输出高电平。SR 锁存器 109 的输出端 ENADC 与 A/D 转换电路 110 连接, ENADC 为 A/D 转换电路 110 的使能信号, 在 clksample 信号上升沿来临时置位, 在三路转换完成时复位, 由此控制 A/ D 转换电路 110 的工作。A/D 转换电路 110 的数字值输出端与所述第一移位寄存器 111 的 D 输入端相连, 所述第一移位寄存器 111、 第二移位寄存器 112、 第三移位寄存器 113 是 3 个 相同的 D 触发器串连构成, 前一级 D 触发器的同相输出端与后一级 D 触发器的 D 输入端相 连, 第一移位寄存器 111 和第二移位寄存器 112 的同相输出端同时还连接到所述补偿算法 逻辑电路 2, 第三移位寄存器 113 的输出端连接到减法器 114 的负向端, 所有移位寄存器的 时钟端都连接到所述状态机 102 的时钟标志端 Tfinished。减法器 114 的同相输入端连接有基 准参考信号 Vref, 减法器 114 的输出端连接到所述补偿算法逻辑电路 2。补偿算法逻辑电路 2 有时钟端和三个输入端, 其中, 时钟端与分频器 101 第四输出端输出的补偿算法逻辑电路 时钟信号 clkcompensator 相连, 第一输入端与第一移位寄存器 111 同相输出端相连, 第二输入端 与第二移位寄存器寄存器 112 的同相输出端相连, 第三输入端与减法器 114 的输出端相连, 补偿算法逻辑电路 2 的占空比指令输出端与脉宽调制器电路 3 的输入端相连。脉宽调制器 电路 3 的时钟端与分频器第五输出端输出的脉宽调制器电路时钟信号 clkPWM 连接, 输入端 与补偿算法逻辑电路 2 的占空比指令输出端相连, 输出端给出 PWM 控制脉冲, PWM 控制脉冲 给到功率因数校正基本拓扑电路中 MOS 管的栅极, 进而实现功率因数校正功能。
         图 3 为现有技术数字功率因数校正控制器电路的结构框图, 采用了三个独立的模 数转换器进行模数转换。相较于图 1 中本发明的结构框图, 不难发现, 采用分时复用模数转 换器的功率因数校正控制器电路结构更为简单, 从而有效减小了芯片的面积。
         本发明的工作原理及工作过程 :
         参看图 1 和图 2, 本发明为一种采用分时复用模数转换器的数字功率因数校正控 制器, 外部时钟经过分频器产生 Tfinished、 clkADC 和 clksapple, clkADC 为 A/D 转换电路的工作时 钟, clksample 为系统的采样时钟, Tfinished 标识每一次模数转换结束。当系统采样信号 clksample 上升沿到来时, SR 锁存器置高, 使得 A/D 转换电路势能信号 ENADC 为高电平, A/D 转换电路开 始工作, 电路首先要对所需的输入电压 Vin(t)、 输入电流 Iin(t) 和输出电压 Vo(t) 进行采样, 三路待采样信号分别接到三个传输门, 三个传输门依次打开, 每次打开时间为一次模数转 换的时间, 传输门的开关信号来自译码器电路, 译码器对计数器产生的四种状态进行译码, 当计数器输出 00 时, 表示对第一路信号进行采样和模数转换, 译码器输出 100, 当计数器输 出 01 时, 表示对第二路信号进行采样和模数转换, 译码器输出 010, 当计数器输出 11 时, 表 示对第三路信号进行采样和模数转换, 译码器输出 001, 当计数器输出 10 时, 表示三路信号 转换完成, 译码器输出 100。 而此时, 计数器的输出 10 经与门将 SR 锁存器复位, ENADC 为低电 平, A/D 转换电路关断。A/D 转换电路的输出接到第一移位寄存器, 三个移位寄存器为三个 相同的 D 触发器, 前一级 D 触发器的同相输出端与后一级 D 触发器的 D 输入端相连, Tfinished 信号连接到移位寄存器的时钟端, 即每次模数转换完成, 移位寄存器进行一次移位, 三次完成后, 三个移位寄存器中保存的即为模数转换后的输入电压、 输入电流和输出电压的数字 值 Vin[n]、 iL[n] 和 Vo[n]。补偿算法逻辑电路在三次转换完成之后读取数字值, 基准参考信 号 Vref 与 Vo[n] 做差, 送到补偿算法逻辑电路, Vin[n] 和 iL[n] 也给到补偿算法逻辑电路, 补 偿算法逻辑电路输出占空比指令 d[n] 给到脉宽调制器, 脉宽调制器输出 PWM 控制脉冲, PWM 控制脉冲给到功率因数校正基本拓扑电路上, 进而实现功率因数校正功能。
         图 2 中, clksample 为系统采样时钟, clkcompensator 为补偿读取模数转换结果的控制时 钟, Tfinished 为每次模数转换结束标志信号, ENADC 为 A/D 转换电路使能信号, Sel_Vo(t)、 Sel_ Vin(t) 和 Sel_Iin(t) 为 A/D 转换电路输入选择信号, Shifit Register1、 Shifit Register2 和 Shifit Register3 为三个移位寄存器。从图中可以看出, 每个系统采样周期, 分别对输 入电压、 输入电流和输出电压进行模数转换, 并存储到三个移位寄存器中, 每转换完三路信 号后, 模数转换电路便不再工作, 直到下一个系统采样时钟上升沿到来。相比之下, 图4现 有的技术方案中, 使用三个独立的模数转换器分别对输入电压、 输入电流和输出电压进行 模数转换, 补偿读取之后, 三个模数转换器仍在不停工作, 而这是不必要的。 因此, 本发明有 效地降低了系统的功耗。

    关 键  词:
    采用 分时 复用模数 转换器 数字 功率因数 校正 控制器
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