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1、(10)申请公布号 CN 102779743 A (43)申请公布日 2012.11.14 C N 1 0 2 7 7 9 7 4 3 A *CN102779743A* (21)申请号 201110337456.3 (22)申请日 2011.10.28 13/107,636 2011.05.13 US H01L 21/28(2006.01) H01L 21/8238(2006.01) (71)申请人台湾积体电路制造股份有限公司 地址中国台湾新竹 (72)发明人黄俊鸿 林育贤 林明仪 陈志辉 (74)专利代理机构北京德恒律师事务所 11306 代理人陆鑫 高雪琴 (54) 发明名称 集成半导体结。
2、构的制造方法 (57) 摘要 本发明公开了集成电路器件和制造集成电路 器件的方法。该集成电路器件包括核心器件和输 入/输出电路。核心器件和输入/输出电路中的 每个都包括PMOS结构和NMOS结构。每个PMOS都 包括位于高-k介电层上方的p-型金属功函数层， 且每个NMOS结构都包括位于高-k介电层上方的 n-型金属功函数层。在输入/输出电路中，在高-k 介电层的下方存在有氧化层。本发明还提供了一 种集成半导体结构的制造方法。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书8页 附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书。
3、 8 页 附图 6 页 1/2页 2 1.一种方法，包括： 提供衬底，所述衬底具有第一区域和第二区域； 利用第一材料在所述第一区域中的所述衬底上方形成第一介电层； 利用第二材料在所述第二区域中的所述衬底上方形成第二介电层，其中，所述第二材 料与所述第一材料不同； 在所述第一介电层和所述第二介电层上方形成牺牲栅极层； 将所述牺牲栅极层、所述第一介电层和所述第二介电层图案化，从而在所述第一区域 和所述第二区域中形成栅极叠层； 在所述第一区域和所述第二区域中的栅极叠层内形成ILD层； 将所述第一区域和所述第二区域中的所述牺牲栅极层移除；以及 将所述第二介电层的至少一部分移除。 2.根据权利要求1所述。
4、的方法，其中，所述第一区域是I/O区域，所述第二区域是器件 区域，或者 其中，在移除所述第二介电层的所述至少一部分的过程中，所述第一介电层基本上不 被移除，或者 其中，所述第一材料是氧化硅，或者 其中，所述第二材料是氮化硅。 3.根据权利要求1所述的方法，其中，通过选择性工艺执行在所述第二区域中形成所 述第二介电层的步骤，使得所述第二介电层不形成在所述第一区域中。 4.根据权利要求3所述的方法，其中，所述选择性工艺是热工艺，或者 其中，所述选择性工艺是熔炉工艺、快速热退火(RTA)工艺、或者原位水汽生成(ISSG) 工艺，或者 其中，使用含氮气体实施所述选择性工艺，或者 其中，在大约300和大。
5、约700之间的温度范围内和大约0.1mTorr和大约10mTorr 之间的压力范围内实施所述选择性工艺。 5.根据权利要求1所述的方法，其中，使用磷酸溶液执行移除所述第二介电层的至少 一部分的步骤，或者 进一步包括： 在形成所述第二介电层之后，实施退火工艺。 6.一种方法，包括： 提供衬底，所述衬底具有器件区域和I/O区域； 在所述衬底上方形成第一介电层； 将所述器件区域中的所述第一介电层的一部分移除； 在所述器件区域中的所述衬底上方选择性地形成第二介电层，其中，在所述第一介电 层和所述第二介电层之间存在蚀刻选择性； 在所述第一介电层和所述第二介电层上方形成牺牲栅极层； 将所述牺牲栅极层、所述。
6、第一介电层和所述第二介电层图案化，从而在所述器件区域 和所述I/O区域中形成栅极叠层； 在所述器件区域和所述I/O区域中的所述栅极叠层内形成ILD层； 权 利 要 求 书CN 102779743 A 2/2页 3 将所述器件区域和所述I/O区域中的所述牺牲栅极层移除；以及 将所述器件区域中的所述第二介电层移除，其中，在移除所述第二介电层的过程中，所 述I/O区域中的所述第一介电层基本上不被移除。 7.根据权利要求6所述的方法，其中，所述第一介电层比所述第二介电层厚，或者 其中，所述第一介电层是氧化硅，所述第二介电层是氮化硅，或者 其中，所述第二介电层和所述第一介电层之间的蚀刻选择性处于大约80。
7、和大约100之 间的范围内，或者 其中，通过使用磷酸溶液的湿式蚀刻工艺执行移除所述第二介电层的步骤。 8.根据权利要求6所述的方法，进一步包括：在形成所述第二介电层之后，实施退火工 艺。 9.根据权利要求8所述的方法，其中，使用氧气实施所述退火工艺。 10.一种方法，包括： 提供衬底，所述衬底具有器件区域和I/O区域； 在所述衬底上方形成氧化层； 将所述氧化层的一部分移除，从而暴露出所述器件区域中的所述衬底； 在所述器件区域中的所述衬底上方选择性地形成氮化层； 在所述氧化层和所述氮化层上方形成多晶硅层； 将所述多晶硅层、所述氧化层和所述氮化层图案化，从而在所述器件区域和所述I/O 区域中形成栅。
8、极叠层； 在所述器件区域和所述I/O区域中的所述栅极叠层内形成ILD层； 移除所述多晶硅层，从而在所述器件区域和所述I/O区域中形成开口； 在基本上不移除所述I/O区域的所述开口中的所述氧化层的情况下，将所述器件区域 的所述开口中的所述氮化层移除； 在所述器件区域和所述I/O区域的所述开口中形成高-k栅极电介质；以及 在所述高-k栅极电介质上方形成金属栅电极。 权 利 要 求 书CN 102779743 A 1/8页 4 集成半导体结构的制造方法 技术领域 0001 本发明大体上涉及半导体器件领域，更详细地说，涉及金属栅极晶体管、集成电 路、系统、及其制造方法。 背景技术 0002 半导体集成。
9、电路(IC)工业经历了快速发展。IC材料和设计方面的技术进步产生 了数代IC，其中，每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步增加了 加工和制造IC的复杂程度，因此，为了实现这些进步，需要在IC加工和制造方面的产生同 样的发展。 0003 在IC发展过程中，功能密度(即，单位芯片面积上的互连器件的数量)大幅增加， 而几何尺寸(即，使用制造工艺可以产生出的最小元件(或线)降低。通常这种按比例缩 小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小工艺也产生了相对 较高的能源消耗值，可以通过使用诸如互补金属氧化物半导体(CMOS)器件的低能源消耗 的器件来解决这个问题。。
10、 0004 在缩放趋势中，利用各种材料来实现CMOS器件的栅电极和栅极电介质。通常用栅 氧化层和多晶硅栅电极形成CMOS器件。随着部件尺寸的不断减小，需要用高-k栅极电介 质和金属栅电极代替栅氧化层和多晶硅栅电极以改进器件性能。 发明内容 0005 为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包 括：提供衬底，所述衬底具有第一区域和第二区域；利用第一材料在所述第一区域中的所 述衬底上方形成第一介电层；利用第二材料在所述第二区域中的所述衬底上方形成第二介 电层，其中，所述第二材料与所述第一材料不同；在所述第一介电层和所述第二介电层上方 形成牺牲栅极层；将所述牺牲栅极层、。
11、所述第一介电层和所述第二介电层图案化，从而在所 述第一区域和所述第二区域中形成栅极叠层；在所述第一区域和所述第二区域中的栅极叠 层内形成ILD层；将所述第一区域和所述第二区域中的所述牺牲栅极层移除；以及将所述 第二介电层的至少一部分移除。 0006 在该方法中，所述第一区域是I/O区域，所述第二区域是器件区域。 0007 在该方法中，在移除所述第二介电层的所述至少一部分的过程中，所述第一介电 层基本上不被移除。 0008 在该方法中，所述第一材料是氧化硅。 0009 在该方法中，所述第二材料是氮化硅。 0010 在该方法中，通过选择性工艺执行在所述第二区域中形成所述第二介电层的步 骤，使得所述。
12、第二介电层不形成在所述第一区域中。 0011 在该方法中，所述选择性工艺是热工艺。 0012 在该方法中，所述选择性工艺是熔炉工艺、快速热退火(RTA)工艺、或者原位水汽 说 明 书CN 102779743 A 2/8页 5 生成(ISSG)工艺。 0013 在该方法中，使用含氮气体实施所述选择性工艺。 0014 在该方法中，在大约300和大约700之间的温度范围内和大约0.1mTorr和大 约10mTorr之间的压力范围内实施所述选择性工艺。 0015 在该方法中，其中，使用磷酸溶液执行移除所述第二介电层的至少一部分的步骤。 0016 在该方法中，进一步包括：在形成所述第二介电层之后，实施退。
13、火工艺。 0017 根据本发明的另一方面，还提供了一种方法，包括：提供衬底，所述衬底具有器件 区域和I/O区域；在所述衬底上方形成第一介电层；将所述器件区域中的所述第一介电层 的一部分移除；在所述器件区域中的所述衬底上方选择性地形成第二介电层，其中，在所述 第一介电层和所述第二介电层之间存在蚀刻选择性；在所述第一介电层和所述第二介电层 上方形成牺牲栅极层；将所述牺牲栅极层、所述第一介电层和所述第二介电层图案化，从而 在所述器件区域和所述I/O区域中形成栅极叠层；在所述器件区域和所述I/O区域中的所 述栅极叠层内形成ILD层；将所述器件区域和所述I/O区域中的所述牺牲栅极层移除；以 及将所述器件。
14、区域中的所述第二介电层移除，其中，在移除所述第二介电层的过程中，所述 I/O区域中的所述第一介电层基本上不被移除。 0018 在该方法中，所述第一介电层比所述第二介电层厚。 0019 在该方法中，所述第一介电层是氧化硅，所述第二介电层是氮化硅。 0020 在该方法中，所述第二介电层和所述第一介电层之间的蚀刻选择性处于大约80 和大约100之间的范围内。 0021 在该方法中，通过使用磷酸溶液的湿式蚀刻工艺执行移除所述第二介电层的步 骤。 0022 在该方法中，进一步包括：在形成所述第二介电层之后，实施退火工艺。 0023 在该方法中，使用氧气实施所述退火工艺。 0024 根据本发明的又一方面，。
15、还提供了一种方法，包括：提供衬底，所述衬底具有器件 区域和I/O区域；在所述衬底上方形成氧化层；将所述氧化层的一部分移除，从而暴露出所 述器件区域中的所述衬底；在所述器件区域中的所述衬底上方选择性地形成氮化层；在所 述氧化层和所述氮化层上方形成多晶硅层；将所述多晶硅层、所述氧化层和所述氮化层图 案化，从而在所述器件区域和所述I/O区域中形成栅极叠层；在所述器件区域和所述I/O区 域中的所述栅极叠层内形成ILD层；移除所述多晶硅层，从而在所述器件区域和所述I/O区 域中形成开口；在基本上不移除所述I/O区域的所述开口中的所述氧化层的情况下，将所 述器件区域的所述开口中的所述氮化层移除；在所述器件。
16、区域和所述I/O区域的所述开口 中形成高-k栅极电介质；以及在所述高-k栅极电介质上方形成金属栅电极。 附图说明 0025 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调 的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。 0026 图1是根据本发明的实施例的制造集成电路器件的方法的流程图。 0027 图2-图12是根据图1的方法的各个制造阶段期间的集成电路器件的实施例的各 说 明 书CN 102779743 A 3/8页 6 个示意性横截面图。 具体实施方式 0028 可以理解，为。
17、了实现本发明的不同部件，以下公开提供了许多不同的实施例或实 例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例且并不打算进行 限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直 接接触形成的实施例，并且也可包括其中附加的部件形成在第一部件和第二部件之间的实 施例，使得第一部件和第二部件不直接接触。另外，本发明可能在各个实施例中重复附图编 号和/或字母。这种重复只是为了简明的目的且其本身并没有表明各个实施例和/或所讨 论的结构之间的关系。 0029 参考图1和图2-图12，以下集中描述方法100和半导体器件200。半导体器件 200示出了集成电路或其部分。
18、，该集成电路或其部分可以包括存储器单元和/或逻辑电路。 半导体器件200可以包括诸如电阻器、电容器、电感器、和/或熔丝的无源元件；以及诸如 P-沟道场效应晶体管(PEET)、N-沟道场效应晶体管(NFET)、金属-氧化物-半导体场效应 晶体管(MOSFET)、互补金属-氧化物-半导体晶体管(CMOS)、高电压晶体管、和/或高频晶 体管，其他适当元件，和/或其组合的有源元件。可以理解，可以在方法100之前、之中、和 /或之后准备其他附加步骤，而且对于方法的其他实施例，可以替换或删除以下描述的一些 步骤。可以进一步理解，可以在半导体器件200中加入附加部件，而且对于半导体器件200 的附加实施例，。
19、可以替换或删除以下描述的一些部件。 0030 参考图1和图2，方法100开始于步骤102，其中，提供了衬底201。在本实施例 中，衬底201是包含硅的半导体衬底。可选地，衬底201包含元素半导体，该元素半导体包 括晶体硅和/或晶体锗；化合物半导体，该化合物半导体包括碳化硅、砷化镓、磷化镓、磷化 铟、砷化铟、和/或锑化铟；合金半导体，该合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、 GaInAs、GaInP、和/或GaInAsP；或其组合。合金半导体衬底可以具有梯度SiGe部件，其中， Si和Ge组分从梯度SiGe部件一个位置处的一个比率变化为另一个位置处的另一个比率。 合金S。
20、iGe可以形成在硅衬底上方。SiGe衬底可以是应变的。另外，半导体衬底可以是绝缘 体上半导体(SOI)。在一些实例中，半导体衬底可以包括掺杂的外延层。在其他实施例中， 硅衬底可以包括多层化合物半导体结构。 0031 取决于设计需求，衬底201可以包括各种掺杂区域(例如，p-型阱或n-型阱)。 可以用诸如硼或BF 2 的p-型掺杂剂；诸如磷或砷的n-型掺杂剂；或其组合来掺杂该掺杂区 域。掺杂区域可以以P-阱结构、N-阱结构、双阱结构、或使用凸起结构直接形成在衬底201 中。半导体器件200可以包括PFET器件和/或NFET器件，因此，衬底201可以包括为PFET 器件和/或NFET器件配置的各种。
21、掺杂区域。 0032 衬底201可以包括器件区域210和输入/输出(I/O)区域220。保留器件区域 210，以在其中形成核心器件，并且保留I/O区域220，以在其中形成I/O电路。在衬底201 上方，器件区域210包括N-型晶体管(NMOS)器件210a和P-型晶体管(PMOS)器件210b， 并且I/O区域包括N-型晶体管(NMOS)器件220a和P-型晶体管(PMOS)器件220b。 0033 在衬底201中形成浅沟槽隔离(STI)结构202。STI结构202包含氧化硅、氮化硅、 氮氧化硅、其他适当材料、或其组合。作为一个实例，形成STI结构202包括在衬底201中 说 明 书CN 10。
22、2779743 A 4/8页 7 形成沟槽的蚀刻工艺，以及用一种或多种介电材料填充该沟槽。在一些实例中，填充的沟槽 可以具有多层结构，比如，填充了氮化硅或氧化硅的热氧化物衬垫层。 0034 参考图1和图3，方法100继续到步骤104，其中，第一介电层203形成在衬底201 和STI结构202上方。第一介电层203包括具有第一厚度的第一材料。在至少一个实施例 中，第一材料包括氧化硅、氮氧化硅、氮化硅、或其组合。在其他实施例中，第一材料是氧化 硅。在一些实施例中，第一厚度处于约30埃和约50埃之间的范围内。 0035 参考图1和图4，方法100继续到步骤106，其中，移除器件区域210中的至少一部。
23、 分第一介电层203。之后，暴露出位于被移除的介电层203下方的衬底201的表面。在至少 一个实施例中，通过干式蚀刻和/或湿式蚀刻工艺移除第一介电层203。在其他实施例中， 在室温下用稀释的HF溶液移除第一介电层203，其中，在稀释的HF溶液中，HF与去离子水 的比率是约150。在I/O区域220中的第一介电层203上方可以形成保护物(未示出)， 例如，光刻胶或硬掩模层，从而在移除步骤期间保护该第一介电层203不被移除。 0036 参考图1和图5，方法100继续到步骤108，其中，第二介电层204形成在器件区域 210中的衬底201的上方。第二介电层204包括具有第二厚度的第二材料。在一些实施。
24、例 中，第二材料与第一材料不同。在至少一个实施例中，第二材料包含氧化硅、氮氧化硅、氮化 硅、或其组合。在其他实施例中，第二材料是氮化硅。在一些实施例中，第二厚度与第一厚 度不同。在至少一个实施例中，第二厚度小于第一厚度。在其他实施例中，第二厚度处于约 8埃和约15埃之间的范围内。 0037 在一些实施例中，第二介电层204选择性地形成在具有衬底201的暴露表面的区 域上方。例如，因为暴露出器件区域210中的衬底201的表面，所以第二介电层204形成在 器件区域210中的衬底201上。例如，因为I/O区域220中的衬底201的表面被第一介电 层203覆盖，所以第二介电层204未形成在I/O区域2。
25、20中的衬底201上。在至少一个实 施例中，使用热工艺(包括熔炉工艺，快速热退火(RTA)工艺，和/或原位水汽生成(ISSG) 工艺)形成第二介电层204。在一些实施例中，使用含氮气体(例如NH 3 、N 2 、或其组合)实 施热工艺。在至少一个实施例中，在约300和约700之间的温度范围内实施热工艺。在 其他实施例中，在约0.1mTorr和约10mTorr之间的压力范围内实施热工艺。 0038 可以在形成第二介电层204之后提供退火工艺。在至少一个实施例中，用氧气实 施退火工艺。在其他实施例中，使用O 2 和N 2 的气体混合物实施退火工艺。在一些实施例 中，在约500和约800之间的温度范。
26、围内以及约0.1mTorr和约1Torr之间的压力范围 内实施退火工艺。退火工艺可以在第二介电层204和器件区域210中的衬底201之间形成 氧化层(未示出)，从而改进第二介电层204和衬底201之间的界面的粗糙度。 0039 参考图1和图6，方法100继续进行到步骤110，其中，牺牲栅极层205形成在第一 介电层203和第二介电层204上方。在一些实施例中，牺牲栅极层205是多结晶体硅(多 晶硅)层。可以掺杂多晶硅层以获得适当的导电率。可选地，如果在随后的栅极替换工艺 中形成和替换牺牲栅极，则不一定要掺杂多晶硅。可选地，牺牲栅极层205是无定形的硅或 其他材料，该其他材料具有与下层的第一介电。
27、层203、第二介电层204和随后形成的隔离件 有关的期望的蚀刻速率。可以通过沉积(包括化学汽相沉积(CVD)、原子层沉积(ALD)，或 其他合适的方法，和/或其组合)形成牺牲栅极层205。 0040 参考图1和图7，方法100继续进行到步骤112，其中，对牺牲栅极层205以及下层 说 明 书CN 102779743 A 5/8页 8 的第一介电层203和第二介电层204实施图案化工艺。经过图案化的牺牲栅极层205和下 层的第一介电层203形成了I/O区域220中的NMOS器件220a和PMOS器件220b的栅极叠 层。经过图案化的牺牲栅极层205和下层的第二介电层204形成了器件区域210中的。
28、NMOS 器件210a和PMOS器件210b的栅极叠层。例如，图案化工艺包括如下步骤：通过诸如旋转 涂胶的适当工艺在牺牲栅极层205上方形成光刻胶层(未示出)，然后，将光刻胶层暴露和 显影，从而形成光刻胶部件。然后，可以通过干式蚀刻工艺将光刻胶部件的图案转移至下层 的牺牲栅极层205、第一介电层203、和第二介电层204，从而形成栅极叠层。另外，根据本领 域所公知，为了增强随后的图案化工艺，可以在光刻胶层的下方形成抗反射涂布(ARC)层 (未示出)。之后可以剥离光刻胶部件。可以理解，以上实例并不限制可以用于形成栅极叠 层的加工步骤。 0041 参考图1和图8，方法100继续进行到步骤114，其。
29、中，在衬底201中形成N-型轻掺 杂源极/漏极(NLDD)区域207a、207b和P-型轻掺杂源极/漏极(PLDD)区域208a、208b。 NLDD区域207a、207b分别大体上与NMOS器件210a和220a的栅极叠层的边缘对齐。将位 于衬底201中并且在NLDD区域207a之间的区域看成是NMOS器件210a的栅极叠层的沟道， 而将位于衬底201中并且在NLDD区域207b之间的区域看成是NMOS器件220a的栅极叠层 的沟道。PLDD区域208a、208b分别大体上与PMOS器件210b和220b的栅极叠层的边缘对 齐。将位于衬底201中并且在PLDD区域208a之间的区域看成是PM。
30、OS器件210b的栅极叠 层的沟道，而将位于衬底201中并且在PLDD区域208b之间的区域看成是PMOS器件220b 的栅极叠层的沟道。 0042 可以通过离子注入、基于等离子体的离子注入、气体或固体源热扩散、沉积、或其 组合形成NLDD区域207a、207b和PLDD区域208a、208b。在至少一个实施例中，用诸如磷和 /或砷的N-型掺杂剂掺杂NLDD区域207a、207b。在另一个实施例中，用诸如硼和/或BF2 的P-型掺杂剂掺杂PLDD区域208a、208b。 0043 再参考图1和图8，方法100继续进行到步骤116，其中，在覆盖NMOS器件210a、 220a和PMOS器件210。
31、b、220b的栅极叠层的侧壁上方形成隔离件206。在一些实施例中，可 以通过以下步骤形成隔离件206：在NMOS器件210a、220a和PMOS器件210b、220b上方均 厚沉积(blanket deposit)诸如氮化硅层的介电隔离件层(未示出)，然后各向异性地蚀刻 该介电层，从而形成隔离件206。可选地，可以通过以下步骤将衬垫(未示出)包含在隔离 件206的下面：在隔离件层下面形成诸如氧化硅层的介电衬垫层，然后，依次蚀刻隔离件层 和衬垫层，从而形成隔离件206和下方的衬垫。在又一个实施例中，隔离件206可以包括其 他介电材料，比如氧化硅、氮氧化硅、或其组合。 0044 参考图1和图9，方。
32、法100继续进行到步骤118，其中，在衬底201中形成源极/漏 极(S/D)区域209a、209b、211a、和211b。在一些实施例中，S/D区域209a、209b中分别邻 近NLDD区域207a、207b形成，且S/D区域211a、211b分别邻近PLDD区域208a、208b形成。 在一些实施例中，为了得到低电阻，S/D区域209a、209b、211a和211b上方可以包括硅化物 (未示出)。 0045 在一些实施例中，S/D区域209a、209b是n-型S/D区域，包含诸如砷(As)、磷(P)、 其他V族元素、或其组合的掺杂剂。可以通过对衬底201实施一种或多种注入工艺或在衬 底201。
33、中填充外延部件而形成S/D区域209a、209b。在所描述的实施例中，S/D区域209a、 说 明 书CN 102779743 A 6/8页 9 209b包括外延生长的硅(epi Si)部件。在外延工艺期间，外延Si S/D部件可以是原位掺 杂的或未掺杂的。例如，外延Si S/D部件可以用磷掺杂，以形成Si:P S/D部件，或用碳掺 杂，以形成Si:C S/D部件。在一些实施例中，S/D区域211a、211b是p-型S/D区域，包含 诸如硼(B)或其他III族元素的掺杂剂。在所描述的实施例中，S/D区域211a、211b包括 通过外延工艺形成的硅锗(SiGe)S/D部件。在外延工艺中，SiGe。
34、 S/D部件可以是原位掺杂 的或未掺杂的。 0046 当S/D部件是未掺杂的时，可以理解，该S/D部件可以在随后的工艺中掺杂。可以 通过离子注入工艺、等离子体浸没式离子注入(PIII)工艺、气体和/或固体源扩散工艺、其 他适当工艺、或其组合实现掺杂。可以对S/D部件进一步实施诸如快速热退火工艺的退火 工艺。 0047 再参考图1和图9，方法100继续进行到步骤120，其中，向位于NMOS器件210a、 PMOS器件210b、NMOS器件220a、和PMOS器件220b的栅极叠层内和上方的空间中填充层间 介电(ILD)层212。在一些实施例中，进一步使用化学机械抛光(CMP)工艺将ILD层212。
35、平 坦化。另外，在形成ILD层之前，可以形成接触蚀刻停止层(CESL)(未示出)。在一些实施 例中，ILD层212是介电层，该介电层包含诸如氧化物、氮化物、氮氧化物、低-k介电材料、超 低-k介电材料、极低-k介电材料、其他介电材料、和/或其组合的材料。可以通过，例如， CVD工艺、高密度等离子体(HDP)CVD工艺、高纵横比成形(HARP)工艺、旋涂工艺、其他沉积 工艺、和/或其任意组合形成ILD层212。在一些实施例中，可以在ILD层212下方或上方 形成附加介电层(未示出)。 0048 图10-图12示出了用于形成后来的高-k栅极电介质和金属栅电极的栅极替换工 艺。将所描述的工艺称为后栅。
36、极技术，该技术在形成晶体管的源极/漏极区域之后形成金 属栅电极。 0049 参考图1和图10，方法100继续进行到步骤122，其中，从器件区域210中的NMOS 器件210a、PMOS器件210b，以及I/O区域220中的NMOS器件220a、PMOS器件220b的栅极 叠层处移除牺牲栅极层205。通过移除步骤在器件区域210的ILD层212中形成开口213a、 213b，在I/O区域220的ILD层212中形成开口223a、223b。然后，在移除牺牲栅极层205 之后，将开口223a、223b中的第一介电层203和开口213a、213b中的第二介电层204暴露 出来。在一些实施例中，移除工艺。
37、包括干式蚀刻工艺和/或湿式蚀刻工艺。在所描述的实 施例中，在约45的温度下使用稀释的氨溶液的化学物质实施移除工艺。例如，稀释的氨溶 液中NH 4 OH与去离子水的比值是约15。 0050 参考图1和图11，方法100继续进行到步骤124，其中，器件区域210的开口213a、 213b中的第二介电层204被移除。移除工艺可以包括湿式蚀刻工艺和/或干式蚀刻工艺。 在至少一个实施例中，移除工艺是使用磷酸溶液的湿式蚀刻工艺。该磷酸溶液可以包括 磷酸和去离子水，该磷酸溶液的浓度在约95和约100的范围内。在例如约140和约 180的温度范围内实施湿式蚀刻工艺。在另一实施例中，移除工艺是使用诸如CF 3 。
38、和/或 CF 4 的CF x 气体干式蚀刻工艺。可以在于式蚀刻工艺之后使用湿法清洗工艺，例如，稀释的 HF(DHF)，以移除由干式蚀刻工艺产生的聚合物。 0051 因为第二介电层204具有的第二材料与第一介电层203具有的第一材料不同，所 以在第二介电层204和第一介电层203之间实现了高蚀刻选择性。第二介电层204和第一 说 明 书CN 102779743 A 7/8页 10 介电层203之间的蚀刻选择性在例如约80和约100之间的范围内。在一些实施例中，在移 除器件区域210的开口213a、213b中的第二介电层204的过程中，没有必要在I/O区域220 的开口223a、223b中的第一介。
39、电层203上方提供保护物。在一些实施例中，在移除器件区 域210的开口213a、213b中的第二介电层204的过程中，I/O区域220的开口223a、223b中 的第一介电层203基本上不被移除。因此，在蚀刻工艺期间，可以避免对第一介电层203的 损害，并且可以精确地控制第一介电层203的第一厚度。 0052 参考图1和图12，方法100继续进行到步骤126，其中，栅极介电层214形成在开 口213a、213b、223a、和223b中。在器件区域210中，栅极电介质214形成在衬底201上方。 在I/O区域220中，栅极电介质214形成在第一介电层203上方。栅电极G1和G2可以分 别形成在器。
40、件区域210中的NMOS器件210a和PMOS器件210b的栅极电介质214的上方。 栅电极G3和G4可以分别形成在I/O区域220中的NMOS器件220a和PMOS器件220b的栅 极电介质214的上方。 0053 在一些实施例中，栅极电介质214是设置在界面层(未示出)上方的高-k介电 层。在一些实施例中，栅极介电层214可以包括氧化铪(HfO 2 )、氧化铪硅(HfSiO)、氮氧化 铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、其他适当的高-k 介电材料、和/或其组合。栅极介电层214可以进一步选自金属氧化物、金属氮化物、金属 硅酸盐、过渡。
41、金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸 盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝 (HfO 2 -Al 2 O 3 )合金、其他适当的材料、和/或其组合。可以通过任何适当工艺形成栅极介电 层214，比如通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、远程等离子 体CVD(RPCVD)、等离子增强型CVD(PECVD)、金属有机物CVD(MOCVD)、溅射、电镀、其他适当 工艺、和/或其组合。 0054 在一些实施例中，栅电极G1、G2、G3、和G4是金属栅极。在一些实施例中，栅电极 G1、G3。
42、包括第一功函数金属层210，并且将第一功函数金属层215配置成用于调节第一栅电 极G1、G3的功函数值。例如，第一功函数金属层215是n-型功函数金属层。在一些实施例 中，栅电极G2、G4包括位于第一功函数金属层215上方的第二功函数金属层216。例如，第 二功函数金属层是p-型功函数金属层。第一和第二功函数金属层245、216可以形成组合 的功函数，以调节栅电极G2、G4的功函数值。 0055 第一功函数金属层215可以包括诸如金属、金属碳化物、金属氮化物、或其他适当 材料的材料。在一些实施例中，第一功函数金属层215可以包括诸如铪、锆、钛、钽、铝、金属 碳化物、其他适当材料、或其组合的材料。
43、。在其他实施例中，第一功函数金属层215可以包 含TiAl。第一功函数金属层215能够提供约4.3eV或小于4.3eV的功函数值。 0056 第二功函数金属层216可以包括材料，比如金属、金属碳化物、金属氮化物、其他 可以为晶体管提供期望的功函数的材料。在一些实施例中，第二功函数金属层216可以包 含导电金属，诸如钌、钯、铂、钴、镍、导电金属氧化物，例如，氧化钌、其他适当材料、或其组 合。在其他实施例中，第二功函数金属层216可以包含TiN。第二功函数金属层216能够提 供约5eV或大于5eV的功函数值。 0057 在一些实施例中，在栅电极G1、G2、G3、和G4上方形成导体结构217。可以将。
44、导体 结构217配置为提供电传输。导体结构217可以包括诸如线、凸块、塞、和/或其他结构形 说 明 书CN 102779743 A 10 8/8页 11 状的结构。导体结构217可以包括金属(例如Al)或硅化物，比如硅化镍(NiSi)、硅化镍铂 (NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅 化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、硅化钛(TiSi)，其他适当材料，和/或其组合。 0058 之后，如下所述，继续加工半导体器件200以完成制造。例如，在衬底上方形成包 括金属层和金属层间电介质的多层互连(ML。
45、I)，以电连接半导体器件的各个部件或结构。多 层互连包括垂直互连(比如传统的通孔或接触件)以及水平互连(比如金属线)。各种互 连部件可以使用各种导电材料，包括铜、钨和硅化物。在一个实例中，使用镶嵌工艺形成铜 多层互连结构。 0059 总的来说，公开的方法和集成电路器件改进了器件性能，包括但是不限于，通过在 移除器件区域的第二介电层的过程中使I/O区域中的第一介电层避免损坏而增强了对I/O 区域中的第一介电层的表面粗糙度的控制。另外，可以精确地控制I/O区域中的第一介电 层的厚度，这样可以简化工艺流程。可以理解，不同的实施例可以具有不同的优势，且没有 特定的优势是任何实施例都必须具备的。 006。
46、0 上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明 的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或 更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本 领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不 背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。 说 明 书CN 102779743 A 11 1/6页 12 图1 说 明 书 附 图CN 102779743 A 12 2/6页 13 图2 图3 图4 说 明 书 附 图CN 102779743 A 13 3/6页 14 图5 图6 图7 说 明 书 附 图CN 102779743 A 14 4/6页 15 图8 图9 说 明 书 附 图CN 102779743 A 15 5/6页 16 图10 图11 说 明 书 附 图CN 102779743 A 16 6/6页 17 图12 说 明 书 附 图CN 102779743 A 17 。