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1、(10)申请公布号 CN 102693915 A (43)申请公布日 2012.09.26 C N 1 0 2 6 9 3 9 1 5 A *CN102693915A* (21)申请号 201110068717.6 (22)申请日 2011.03.22 H01L 21/336(2006.01) (71)申请人中芯国际集成电路制造(上海)有限 公司 地址 201203 上海市张江路18号 (72)发明人赵猛 (74)专利代理机构上海思微知识产权代理事务 所(普通合伙) 31237 代理人屈蘅 李时云 (54) 发明名称 一种MOS晶体管的制造方法 (57) 摘要 本发明提供一种MOS晶体管的制造。
2、方法，一 方面，通过锗掺杂硅外延层来增大电荷迁移率，抑 制热载流子效应；另一方面，通过顶部略低的内 侧墙，来抑制轻掺杂源/漏区(LDD)离子注入后的 径向扩散，控制轻掺杂源/漏(LDD)延伸区的深 度，以使超浅结更浅，获得了更长的有效沟道，有 效抑制HCI效应，显著改善SCE及RSCE效应，降低 器件尺寸减小所带来的击穿效应以及由其引起的 结漏电，使得在超浅结工艺中制造更浅的源/漏 区结深成为可能。 (51)Int.Cl. 权利要求书1页 说明书4页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 3 页 1/1页 2 1.一种M。
3、OS晶体管的制造方法，其特征在于，包括： 提供半导体衬底，并在所述半导体衬底上形成图案化的掩膜层； 以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底以形成沟槽； 移除所述图案化的掩膜层，并在所述沟槽侧壁形成内侧墙，所述内侧墙的高度小于所 述沟槽的深度； 在所述沟槽中形成锗掺杂硅外延层。 2.如权利要求1所述的MOS晶体管的制造方法，其特征在于，所述图案化的掩膜层厚度 为0.015m10m。 3.如权利要求1所述的MOS晶体管的制造方法，其特征在于，所述沟槽的深度为 0.06m0.6m。 4.如权利要求3所述的MOS晶体管的制造方法，其特征在于，所述内侧墙的高度为 30nm100nm。 5.如权利。
4、要求1或4所述的MOS晶体管的制造方法，其特征在于，所述内侧墙底部的厚 度为3nm100nm。 6.如权利要求1所述的MOS晶体管的制造方法，其特征在于，所述内侧墙是通过沉积或 热生长绝缘介质形成的。 7.如权利要求6所述的MOS晶体管的制造方法，其特征在于，所述绝缘介质为氮化硅， 氧化硅或氮氧化硅的一种或多种。 8.如权利要求1所述的MOS晶体管的制造方法，其特征在于，所述锗掺杂硅外延层为均 匀锗掺杂硅外延层或非均匀锗掺杂硅外延层。 9.如权利要求1所述的MOS晶体管的制造方法，其特征在于，在所述沟槽中形成锗掺杂 硅外延层之后，还包括： 在半导体衬底内形成N/P型阱区和隔离所述N/P型阱区的。
5、浅槽隔离结构； 在所述沟槽上形成栅极结构，所述栅极结构包括栅介质层和覆盖所述栅介质层的栅 极； 以所述栅极结构为掩膜，在所述半导体衬底表层中进行轻掺杂源/漏区离子注入，形 成轻掺杂源/漏延伸区； 在所述栅极结构两侧形成栅极侧墙； 以所述栅极结构及栅极侧墙为掩膜，进行重掺杂源/漏极离子注入，并形成源/漏极。 10.如权利要求9所述的MOS晶体管的制造方法，其特征在于，所述轻掺杂源/漏区离 子注入采用垂直方式或倾斜方式。 11.如权利要求9所述的MOS晶体管的制造方法，其特征在于，所述图案化的掩膜层的 图案与形成栅极结构时所用掩模层的图案一致。 12.如权利要求9至11中任意一项所述的MOS晶体管。
6、的制造方法，其特征在于，所述内 侧墙顶部至所述半导体衬底顶部的高度与所述轻掺杂源/漏延伸区的特征深度一致。 权 利 要 求 书CN 102693915 A 1/4页 3 一种 MOS 晶体管的制造方法 技术领域 0001 本发明涉及半导体制造领域，尤其涉及一种MOS晶体管的制造方法。 背景技术 0002 随着MOSFET器件尺寸不断缩小，特别是进入到65纳米及以下节点，MOSFET器件 由于极短沟道而凸显了各种不利的物理效应，特别是短沟道效应(SCE)，使得器件性能和可 靠性退化，限制了特征尺寸的进一步缩小。目前，通常使用超浅结结构(结深低于100nm的 掺杂结，USJ)，来改善器件的短沟道效。
7、应。 0003 现有技术中，通常采用第一离子、第二离子依次进行低能量轻掺杂源/漏区(LDD) 离子注入形成轻掺杂源/漏延伸区(如图1中的101)，达到超浅结的目的。其中，第二离 子LDD注入通常是为了消除第一离子LDD注入时引起的短沟道效应，但是第二离子LDD注 入易产生瞬时增强扩散效应(TED)，造成短沟道器件特性退化和结漏电增大，再加上注入的 第一离子、第二离子在退火工艺中产生的热载流子注入效应(HCI)，使得形成的超浅结的深 度无法有效降低，进而很难实现器件的SCE(短沟道效应)的控制和更低的结漏电性能。 发明内容 0004 本发明的目的在于提供一种MOS晶体管的制造方法，能有效降低超浅。
8、结器件的结 漏电，并有效控制短沟道效应。 0005 为解决上述问题，本发明提出一种MOS晶体管的制造方法，该方法包括如下步骤： 0006 提供半导体衬底，并在所述半导体衬底上形成图案化的掩膜层； 0007 以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底以形成沟槽； 0008 移除所述图案化的掩膜层，并在所述沟槽侧壁形成内侧墙，所述内侧墙的高度小 于所述沟槽的深度； 0009 在所述沟槽中形成锗掺杂硅外延层。 0010 进一步的，所述图案化的掩膜层厚度为0.015m10m。 0011 进一步的，所述沟槽的深度为0.06m0.6m。 0012 进一步的，所述内侧墙的高度为30nm100nm。 00。
9、13 进一步的，所述内侧墙底部的厚度为3nm100nm。 0014 进一步的，所述内侧墙是通过沉积或热生长绝缘介质形成的。 0015 进一步的，所述绝缘介质为氮化硅，氧化硅或氮氧化硅的一种或多种。 0016 进一步的，所述锗掺杂硅外延层为均匀锗掺杂硅外延层或非均匀锗掺杂硅外延 层。 0017 进一步的，在所述沟槽中形成锗掺杂硅外延层之后，还包括： 0018 在半导体衬底内形成N/P型阱区和隔离所述N/P型阱区的浅槽隔离结构； 0019 在所述沟槽上形成栅极结构，所述栅极结构包括栅介质层和覆盖所述栅介质层的 栅极； 说 明 书CN 102693915 A 2/4页 4 0020 以所述栅极结构为。
10、掩膜，在所述半导体衬底表层中进行轻掺杂源/漏区离子注 入，形成轻掺杂源/漏延伸区； 0021 在所述栅极结构两侧形成栅极侧墙； 0022 以所述栅极结构及栅极侧墙为掩膜，进行重掺杂源/漏极离子注入，并形成源/漏 极。 0023 进一步的，所述轻掺杂源/漏区离子注入采用垂直方式或倾斜方式。 0024 进一步的，所述图案化的掩膜层的图案与形成栅极结构时所用掩模层的图案一 致。 0025 进一步的，所述内侧墙顶部至所述半导体衬底顶部的高度与所述轻掺杂源/漏延 伸区的特征深度一致。 0026 与现有技术相比，本发明，一方面，通过锗掺杂硅外延层来增大电荷迁移率，抑制 热载流子效应；另一方面，通过顶部略低。
11、的内侧墙，来抑制轻掺杂源/漏区(LDD)离子注入 后的径向扩散，控制轻掺杂源/漏(LDD)延伸区的深度，以使超浅结更浅。本发明的方法能 有效降低MOS晶体管超浅结的结漏电，在减小SCE，TED，HCI效应的同时，又保持了MOS晶体 管良好的器件特性。 附图说明 0027 图1是现有技术的一种MOS晶体管结构示意图； 0028 图2是本发明实施例的工艺流程图； 0029 图3A至3E本发明实施例的剖面结构示意图。 具体实施方式 0030 以下结合附图和具体实施例对本发明提出的MOS晶体管的制造方法作进一步详 细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均 采用非。
12、常简化的形式，仅用于方便、明晰地辅助说明本发明实施例的目的。 0031 如图2所示，本发明提供一种MOS晶体管的制造方法，由S201至S204所示步骤完 成，下面结合图2所示的MOS晶体管的制造工艺流程图和图3A3E所示的MOS晶体管的 制造工艺剖面结构示意图对上述MOS晶体管的制造方法作详细的描述。 0032 S201，提供半导体衬底，并在所述半导体衬底上形成图案化的掩膜层。 0033 参考图3A，提供半导体衬底300，在半导体衬底300上形成图案化的掩膜层301，所 述图案化的掩膜层301的厚度为0.015m10m，其图案与后续工艺中制造栅极(如图 3E的308b所示)时所用的掩模图案一致。
13、。 0034 S202，以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底以形成沟槽。 0035 参考图3B，以所述图案化的掩膜层301为掩膜，对所述半导体衬底300进行刻蚀， 形成沟槽302。本实施例中，所述沟槽302的底部至所述半导体衬底300顶部的高度D为 0.06m0.6m。 0036 S203，移除所述图案化的掩膜层，并在所述沟槽侧壁形成内侧墙。 0037 参考图3C，移除所述图案化的掩膜层301，并在所述沟槽302侧壁形成内侧墙303。 本实施例中，内侧墙303的底部厚度W为3nm100nm，内侧墙303的顶部至所述半导体衬 说 明 书CN 102693915 A 3/4页 5 底30。
14、0的顶部的高度H为30nm100nm，通过沉积或热生长绝缘介质形成，所述绝缘介质为 氮化硅，氧化硅或氮氧化硅的一种或多种。 0038 S204，在所述沟槽中形成锗掺杂硅外延层。 0039 参考图3D，在所述沟槽302中形成锗掺杂硅外延层304，所述锗掺杂硅外延层304 为均匀锗掺杂硅外延层或非均匀锗掺杂硅外延层。本实施例中，所述锗掺杂硅外延层304 优选为非均匀锗掺杂硅外延层，最大程度上增大电子或空穴迁移率，抑制热载流子效应，提 高器件性能。首先，在所述沟槽302中以及半导体衬底300表面采用Si 1-x Ge x 生长非均匀锗 掺杂硅外延层，可以通过改变x的值来改变锗的掺杂浓度，进而形成非均。
15、匀掺杂；接着，对 生长的所述非均匀锗掺杂硅外延层材料进行化学机械平坦化(CMP)，直至暴露出所述半导 体衬底300的顶部，从而在沟槽302中形成了锗掺杂硅外延层304。 0040 参考图3E，进一步的，在所述沟槽302中形成锗掺杂硅外延层之后，还包括： 0041 (a)在所述半导体衬底300内形成N/P型阱区305和用以所述隔离N/P型阱区305 的浅槽隔离结构306。 0042 (b)在所述沟槽上形成栅极结构307，所述栅极结构307包括栅介质308a和覆盖 所述栅介质层307a的栅极307b。 0043 本实施例中，在沟槽302上采用化学气相沉积工艺及刻蚀工艺形成栅介质层304 和栅极30。
16、5，所述栅极305形成于栅介质层304上方，栅介质层304和栅极305构成栅极结 构。栅介质层304可以为氧化硅或氮氧化硅，在65nm技术节点以下，优选高介电常数(高 K)材料，如氧化铝，氧化锆，氧化铪等。栅极305一般为多晶硅；形成栅极结构307时所用 栅极掩模层的图案与图3A，3B中的所述图案化的掩膜层301的图案一致。 0044 (c)以所述栅极结构307为掩膜，在所述半导体衬底300表层中进行轻掺杂源/漏 区离子注入，形成轻掺杂源/漏延伸区308。 0045 本实施例中，以栅极结构307为掩膜，在所述半导体衬底300中采用垂直方式或倾 斜方式进行轻掺杂源/漏区离子注入，在氮气或氩气等惰。
17、性气体环境下快速退火，激活注 入离子和消除注入缺陷，形成轻掺杂源/漏延伸区308，通过顶部略低的内侧墙303，使得所 述内侧墙303顶部至所述半导体衬底300顶部的高度与所述轻掺杂源/漏延伸区308的特 征深度一致，抑制了轻掺杂源/漏(LDD)区离子注入后的径向扩散，控制了轻掺杂源/漏 (LDD)延伸区308的深度，以使超浅结更浅，获得了更长的有效沟道，从而在保持器件的电 学特性的同时， 有效抑制HCI效应，显著改善SCE及RSCE效应，降低器件尺寸减小所带来 的击穿效应以及由其引起的结漏电。 0046 (e)在所述栅极结构307两侧形成栅极侧墙309。栅极侧墙309采用的材料可以 为氧化硅、。
18、氮化硅、氮氧化硅中的一种或多种。 0047 (f)以所述栅极结构307及栅极侧墙309为掩膜，进行重掺杂源/漏极离子注入， 并形成源/漏极。 0048 本实施例中，以栅介质层307a，栅极307b及栅极侧墙309为掩膜，在栅介质层 307a，栅极307b两侧的半导体衬底300中进行离子注入，并对半导体衬底300进行快速退 火处理，使注入离子扩散均匀，形成源/漏区310，进一步形成源漏极，完成MOS晶体管的制 作。 0049 综上所述，本发明，一方面，通过锗掺杂硅外延层来增大电荷迁移率，抑制热载流 说 明 书CN 102693915 A 4/4页 6 子效应；另一方面，通过顶部略低的内侧墙，来抑。
19、制轻掺杂源/漏区(LDD)离子注入后的径 向扩散，控制轻掺杂源/漏(LDD)延伸区的深度，以使超浅结更浅，获得了更长的有效沟道， 有效抑制HCI效应，显著改善SCE及RSCE效应，降低器件尺寸减小所带来的击穿效应以及 由其引起的结漏电，使得在超浅结工艺中制造更浅的源/漏区结深成为可能，可用于形成 32nm及以下技术节点的超浅结MOS晶体管。 0050 显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神 和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之 内，则本发明也意图包含这些改动和变型在内。 说 明 书CN 102693915 A 1/3页 7 图1 图2 图3A 说 明 书 附 图CN 102693915 A 2/3页 8 图3B 图3C 图3D 说 明 书 附 图CN 102693915 A 3/3页 9 图3E 说 明 书 附 图CN 102693915 A 。