碳化硅半导体器件及其制造方法技术领域
本发明涉及一种碳化硅半导体器件及其制造方法，更具体地，涉
及一种呈现优良电特性的碳化硅半导体器件及其制造方法。
背景技术
通常，已经熟知了利用碳化硅（SiC）的碳化硅半导体器件，并且
例如在WO01/018872（下文中“PTL 1”）中公开了它们的一个示例。
PTL 1公开了一种MOS型场效应晶体管（MOSFET），其中，利用具
有基本上为{03-38}的面取向的4H多型体的SiC衬底来形成作为碳化
硅半导体器件的MOS型场效应晶体管。根据公开MOSFET的PTL 1，
通过干法氧化形成栅氧化膜，并且可实现高沟道迁移率（约100
cm2/Vs）。
引用列表
专利文献
PTL 1：WO01/018872
发明内容
技术问题
为了使利用SiC的碳化硅半导体衬底稳定地呈现其优良的电特性，
需要以高可再现性实现高沟道迁移率。
然而，本发明的发明人已经进行了研究，发现：取决于个案情况，
即使PTL 1中公开的MOSFET也不能具有足够高的沟道迁移率。
鉴于上述情况，本发明的目的是提供一种能够以高可再现性实现
高沟道迁移率的碳化硅半导体器件及其制造方法。
问题的解决方案
本发明是一种碳化硅半导体器件，包括：半导体层，该半导体层
由碳化硅制成，并且具有相对于{0001}面以不小于50°且不大于65°的
范围内的角度倾斜的表面；和绝缘膜，该绝缘膜形成为与半导体层的
表面相接触，在距半导体层和绝缘膜之间的界面10nm内的区域中的
氮浓度的最大值不小于1×1021cm-3，并且碳化硅半导体器件具有与相
对与半导体层的表面中的<-2110>方向正交的方向±10°的范围内的沟道
方向。
此外，本发明是一种碳化硅半导体器件，包括：衬底，该衬底由
第一导电类型的碳化硅制成；半导体层，该半导体层由第一导电类型
的碳化硅制成，形成在衬底的表面上，包含比衬底低的浓度的第一导
电类型的杂质，并且具有相对于{0001}面以不小于50°且不大于65°的
范围内的角度倾斜的表面；第二导电类型杂质扩散层，该第二导电类
型杂质扩散层形成在半导体层的表面中；第一导电类型杂质扩散层，
该第一导电类型杂质扩散层形成在第二导电类型杂质扩散层的表面
中；绝缘膜，该绝缘膜形成为与半导体层的表面相接触；源电极，形
成为与半导体层的表面中的除形成有绝缘膜的部分之外的区域的至少
一部分相接触；栅电极，该栅电极形成在绝缘膜上；和漏电极，该漏
电极形成在衬底的与上面形成有半导体层的该衬底的表面相反的表面
上。在距半导体层和绝缘膜之间的界面10nm内的区域中的氮浓度的
最大值不小于1×1021cm-3，并且碳化硅半导体器件具有在相对于与半
导体层的表面中的<-2110>方向正交的方向±10°的范围内的沟道方向。
此外，本发明是一种碳化硅半导体器件，包括：衬底，该衬底由
第一导电类型的碳化硅制成；半导体层，该半导体层由第一导电类型
的碳化硅制成，形成在衬底上，包含比衬底低的浓度的第一导电类型
的杂质，并且具有相对于{0001}面以不小于50°且不大于65°的范围内
的角度倾斜的表面；第二导电类型杂质扩散层，该第二导电类型杂质
扩散层形成在半导体层的表面中；第一导电类型杂质扩散层，该第一
导电类型杂质扩散层形成在第二导电类型杂质扩散层的表面中；绝缘
膜，该绝缘膜形成为与半导体层的表面相接触；源电极，该源电极形
成为与半导体层的表面中的除形成有绝缘膜的部分之外的区域的一部
分相接触；漏电极，该漏电极形成为与半导体层的表面中的除形成有
绝缘膜的部分之外的区域的另一部分相接触；和栅电极，该栅电极形
成在绝缘膜上。在距半导体层和绝缘膜之间的界面10nm内的区域中
的氮浓度的最大值不小于1×1021cm-3，并且碳化硅半导体器件具有在
相对于与半导体层的表面中的<-2110>方向正交的方向±10°的范围内的
沟道方向。
这里，在本发明的碳化硅半导体器件中，优选源电极具有条纹图
案的表面。
此外，在本发明的碳化硅半导体器件中，优选源电极具有蜂窝图
案的表面。
此外，在本发明的碳化硅半导体器件中，优选半导体层的表面是
以相对于{03-38}面±5°范围内的角度倾斜的晶面。
另外，本发明是一种制造碳化硅半导体器件的方法，包括以下步
骤：形成半导体层，该半导体层由碳化硅制成，并且具有相对于{0001}
面以不小于50°且不大于65°的范围内的角度倾斜的表面；检查与半导
体层的表面中的<-2110>方向正交的方向；形成与半导体层的表面的一
部分相接触的绝缘膜，以使沟道方向设定在相对于与半导体层的表面
中的<-2110>方向正交的方向±10°的范围内；以及调节氮浓度，以使得
在距半导体层和绝缘膜之间的界面10nm内的区域中的氮浓度的最大
值不小于1×1021cm-3。
这里，关于本发明的制造碳化硅半导体器件的方法，优选基于在
半导体层中包含的缺陷的取向，来检查与半导体层的表面中的<-2110>
方向正交的方向。
此外，关于本发明的制造碳化硅半导体器件的方法，优选调节氮
浓度的步骤包括：在包含氮的气体气氛中，对形成有绝缘膜的半导体
层进行热处理的步骤。
此外，关于本发明的制造碳化硅半导体器件的方法，优选调节氮
浓度的步骤包括：在惰性气体气氛中，对已经过热处理的半导体层进
行热处理的步骤。
发明的有利效果
本发明可以提供一种能够以高可再现性实现高沟道迁移率的碳化
硅半导体器件及其制造方法。
附图说明
图1是作为本发明的碳化硅半导体器件的示例的垂直DiMOSFET
的示例的示意横截面图。
图2是当从栅电极一侧观察时图1中示出的碳化硅半导体器件的
示意平面图。
图3是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图4是示出本发明的碳化硅半导体器件制造方法的示例的一部分
制造工艺的示意透视图。
图5是用于本发明的衬底的示例的示意横截面图。
图6是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图7是用于本发明的半导体层的表面的示例的示意平面图。
图8是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图9是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图10是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图11是示出制造本发明的碳化硅半导体器件的方法的一个示例的
一部分制造工艺的示意横截面图。
图12是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意平面图。
图13是当从栅电极一侧观察时本发明的碳化硅半导体器件的另一
示例的示意平面图。
图14是示出本发明的碳化硅半导体器件的示例中的绝缘膜和半导
体层之间的界面附近的氮浓度分布的示例的图。
图15是示出本发明的碳化硅半导体器件的示例中的半导体层的表
面中相对于<-2110>方向的角度（°）与沟道迁移率（相对值）之间关系
的示例的图。
图16是作为本发明的碳化硅半导体器件的示例的横向MOSFET
的示例的示意横截面图。
图17是当从栅电极一侧观察时图16中示出的碳化硅半导体器件
的示意平面图。
图18是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图19是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图20是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
图21是示出制造本发明的碳化硅半导体器件的方法的示例的一部
分制造工艺的示意横截面图。
具体实施方式
在下文中将描述本发明的实施例。在本发明的这些图中，相同的
附图标记指示相同或对应的部分。
在表达晶面和方向的情况下，它们实际应该用所需数字上的短划
线来表达。然而，因为表达方式的限制，他们在本发明中用所需数字
之前添加“-”来表达，代替了所需数字上的短划线。此外，在本发明
中，单个取向用[]表示，群组取向用<>表示，单个面用（）表示，而群
组面用{}表示。
<第一实施例>
图1示出了作为本发明的碳化硅半导体器件的示例的垂直型
DiMOSFET（双注入金属氧化物半导体场效应晶体管）的示例的示意横
截面图。
图1中示出的碳化硅半导体器件1包括：由例如n型和4H-SiC多
型体的碳化硅制成的衬底11；形成在衬底11的表面11a上的由n型碳
化硅制成的半导体层12；第二导电类型杂质扩散层14，其是形成在半
导体衬底12的表面12a中的p型区；第一导电类型杂质扩散层15，其
是形成在第二导电类型杂质扩散层14的表面中（也是在半导体层12
的表面12a中）的n型区；绝缘膜13，其形成为与半导体层12的表面
12a相接触；源电极16，其形成在半导体层12的表面12a中除形成有
绝缘膜13的区域之外的区域中；栅电极17，其形成在绝缘膜13的表
面上；以及漏电极18，其形成在衬底11的后表面上。
这里，上面形成有半导体层12的衬底11的表面11a是以相对于
{0001}面以不小于50°和不大于65°的范围内的角度倾斜的晶面。
此外，作为半导体层12，例如，可以使用由n型杂质比衬底11
低的浓度的n型碳化硅制成的层。半导体层12的表面12a也是以相对
于{0001}面以不小于50°和不大于65°的范围内的角度倾斜的晶面。
此外，作为绝缘膜13，可以使用诸如例如通过干法氧化（热氧化）
等形成的氧化膜的膜。绝缘膜13不限于单层结构，并且可以是包括两
个或更多个层的结构。
此外，作为第二导电型杂质扩散层14，例如，可以使用诸如通过
扩散用作半导体层12的表面12a中的第二导电类型杂质的p型杂质形
成的p型区域的层。这里，作为用作第二导电类型杂质的p型杂质，
例如，可以使用铝、硼等。此外，在第二导电类型杂质扩散层14的表
面中除形成有第一导电型杂质扩散层15的区域之外的区域的至少一部
分中，可以形成p+型区，该p+型区包含用作第二导电型杂质的p型杂
质且具有比第二导电类型的杂质扩散层14更高的浓度。
此外，作为第一导电类型杂质扩散层15，例如，可以使用诸如通
过扩散用作半导体层12的表面12a中的第一导电类型杂质的n型杂质
形成的n型区域的层。可以使作为第一导电型杂质扩散层15中第一导
电型杂质的n型杂质的浓度高于作为半导体层12中第一导电型杂质的
n型杂质的浓度。这里，作为用作第一导电型杂质的n型杂质，例如，
可以使用氮、磷等。
此外，对于源电极16、栅电极17和漏电极18的每个，例如，可
以使用通常已知的金属等。
在图1中示出的碳化硅半导体器件1中，在距半导体层12和绝缘
膜13之间的界面10nm内的区域中氮浓度的最大值不小于1×1021
cm-3。这里，在距半导体层12和绝缘膜13之间的界面10nm内的区域
指的是由下述区域构成的区域：从半导体层12和绝缘膜13之间的界
面垂直于该界面向着半导体层12一侧延伸10nm的区域和从半导体层
12和绝缘膜13之间的界面垂直于该界面向着绝缘膜13一侧延伸10nm
的区域。
图2示出了当从栅电极17一侧观察时图1中示出的碳化硅半导体
器件1的示意平面图。这里，源电极16的表面和栅电极17的表面形
成为在<-2110>方向上以条纹图案延伸，并且沿着垂直于<-2110>方向的
方向交替排列源电极16和栅电极17。一个栅电极17布置在两个源电
极16之间。从源电极16和栅电极17之间的间隙暴露出绝缘膜13的
表面。由此，在源电极16的表面具有条纹图案的情况下，在半导体层
12的的表面12a中，沟道方向倾向于容易地设定在相对于与<-2110>方
向正交的方向±10°的范围内，如本文随后将要描述的。在本发明中，沟
道方向指的是载流子在半导体层12的表面12a中移动的方向。
这里，在半导体层12的表面12a中，具有上述结构的碳化硅半导
体器件1的沟道方向被设定为包含在相对于与<-2110>方向正交的方向
±10°的范围内。
在下文中，将描述具有上述结构的碳化硅半导体器件1的制造方
法的示例。首先，如图3的示意横截面所示，制备由碳化硅（4H-SiC）
制成的衬底11，其具有由以在相对于{0001}面以不小于50°和不大于
65°的范围内的角度倾斜的晶面形成的表面11a。
这里，例如，如图4中的示意透视图所示，通过沿着在相对于{0001}
面不小于50°和不大于65°范围内的角度α°的方向，例如切割作为在
[0001]方向（c轴方向）上生长的晶体的n型碳化硅晶锭10以具有暴露
的{0001}面，以使得暴露在相对于{0001}面以不小于50°和不大于65°
的范围内的角度倾斜的晶面（图4中的阴影部分），可以形成具有如
上所述表面11a的衬底11。
此外，优选地，作为相对于{0001}面以不小于50°且不大于65°范
围内的角度倾斜的晶面的衬底11的表面11a，也是相对于{03-38}面以
±5°范围内的角度倾斜的晶面，例如如图5的示意横截面所示。在衬底
11的表面11a为相对于{03-38}面以±5°范围内的角度倾斜的晶面的情
况下，易于提高碳化硅半导体器件1的电特性，如沟道迁移率。为了
进一步提高碳化硅半导体器件1的电特性如沟道迁移率，优选衬底11
的表面11a是相对于{03-38}面以±3°范围内的角度倾斜的晶面，并且最
优选衬底11的表面11a是{03-38}面。显然，相对于{03-38}面以±5°范
围内的角度倾斜的晶面和相对于{03-38}面以±3°范围内的角度倾斜的
晶面每个都包含{03-38}面。
接下来，如图6的示意横截面所示，半导体层12形成在衬底11
的表面11a上。
这里，在衬底11的表面11a上，例如，可以通过外延生长等形成
由具有比衬底11低的浓度的n型杂质的n型碳化硅制成的半导体层12，
来形成半导体层12。在通过上述外延生长形成半导体层12的情况下，
半导体层12的表面12a可具有与衬底11的表面11a相同的晶面。因此，
半导体层12的表面12a可以是相对于{0001}面以不小于50°和不大于
65°范围内的角度倾斜的晶面。
此外，出于与上述相同的原因，半导体层12的表面12a优选是相
对于{03-38}面以±5°范围内的角度倾斜的晶面，更优选是相对于{03-38}
面以±3°范围内的角度倾斜的晶面，并且最优选是{03-38}面。也很显然，
相对{03-38}面以±5°范围内的角度倾斜的晶面和相对于{03-38}面以
±3°范围内的角度倾斜的晶面每个都包含{03-38}面。
接下来，如图7的示意平面图所示，检查半导体层12的表面12a
中的与<-2110>方向正交的方向。
这里，例如，可以基于包含在半导体层12中的缺陷来检查与半导
体层12的表面12a中的<-2110>方向正交的方向。具体地，由于在制造
碳化硅半导体器件1的工艺中缺陷可能形成在半导体层12的某一位
置，所以可以相对于形成在半导体层12的某一位置的缺陷的位置来识
别与半导体层12的表面12a中<-2110>方向正交的方向。此外，与半导
体层12的表面12a中<-2110>方向正交的方向还可以基于半导体层12
的表面形态来识别。
接下来，如图8的示意横截面所示，在半导体层12的表面12a中
形成第二导电类型杂质扩散层14。在本示例中，第二导电型杂质扩散
层14形成为在<-2110>方向上延伸的条纹图案。然而，第二导电型杂
质扩散层14并不限于这种形式。
这里，例如，可以通过离子注入等来形成第二导电型杂质扩散层
14，在离子注入中，在离子注入阻挡掩模置于半导体层12的表面12a
中除了要形成第二导电型杂质扩散层14的区域之外的区域中之后，将
用作第二导电型杂质的p型杂质的离子注入到半导体层12的表面12a
中。作为离子注入阻挡掩模，例如可以使用已经通过光刻和蚀刻图案
化的氧化膜等。
接下来，如图9的示意横截面所示，在以上述方式形成的第二导
电型杂质扩散层14的表面中，形成第一导电型杂质扩散层15。在本示
例中，第一导电型杂质扩散层15也形成为在<-2110>方向上延伸的条
纹图案。然而，第一导电型杂质扩散层15不限于这种方式。
这里，例如，可以通过离子注入等形成第一导电型杂质扩散层15，
在离子注入中，在离子注入阻挡掩模置于半导体层12的表面12a中除
了要形成第一导电型杂质扩散层15的区域之外的区域中之后，将用作
第一导电型杂质的n型杂质的离子注入到半导体层12的表面12a中。
作为离子注入阻挡掩模，例如也可以使用已经通过光刻和蚀刻图案化
的氧化膜等。
接下来，在已经以上述方式形成有第二导电型的杂质扩散层14和
第一导电类型的杂质扩散层15的半导体层12上进行活化退火处理。
因此，可以活化已经通过上述离子注入引入的在第二导电型杂质扩散
层14中用作第二导电型杂质的p型杂质和在第一导电型杂质扩散层15
中用作第一导电型杂质扩散的n型杂质。
这里，例如，可以在氩气气氛中，通过加热已经形成有第二导电
型杂质层14和第一导电型杂质扩散层15的半导体层12，例如，在约
1700℃的温度下，进行活化退火处理约30分钟。
接下来，如图10的示意横截面所示，在其中已经形成有第二导电
型杂质扩散层14和第一导电型杂质扩散层15之后，形成绝缘膜13以
接触半导体层12的整个表面12a。
这里，作为绝缘膜13，可以使用例如通过干法氧化（热氧化）等
形成的氧化膜等。例如，在空气或氧气中，通过加热已经用上述方式
形成有第二导电型杂质扩散层14和第一导电型杂质扩散层15的半导
体层12的表面12a，例如，在约1200℃的温度下进行干法氧化（热氧
化）约30分钟。
接下来，在上面已经形成有上述绝缘膜13的半导体层12上进行
氮退火处理。通过这种方式，调节氮浓度，以便在距半导体层12和绝
缘膜13之间的界面10nm之内的区域中的氮浓度不小于1×1021cm-3。
这里，在上述氮退火处理中，例如，在包含诸如一氧化氮（NO）
气体的含氮气体的气氛中，在约1100℃的温度下，加热上面已经形成
有上述绝缘膜13的半导体层12例如约120分钟。通过这种方式，距
半导体层12和绝缘膜13之间的界面10nm区域内的氮浓度的最大值
可以设定为1×1021cm-3或更大。
优选，例如，在诸如氩气的惰性气体的气氛中，在已经经受了上
述氮退火处理的半导体层12上进一步进行惰性气体退火处理。在已经
经受了上述氮退火处理的半导体层12上进行上述惰性气体退火处理的
情况下，更倾向于使碳化硅半导体器件1能够以高再现性实现高沟道
迁移率。
这里，例如，可以通过在氩气气氛中，在约1100℃的温度下，加
热已经经受了上述氮退火处理的半导体层12例如约60分钟，来进行
上述惰性气体退火处理。
接下来，如图11的示意横截面所示，移除如上所述形成的绝缘膜
13的一部分，以图案化绝缘膜13。
这里，进行绝缘膜13的图案化，例如，如图12的示意平面图所
示，以使得沟道方向包含在相对于与半导体层12的表面12a中的
<-2110>方向正交的方向±10°的范围内。也就是，进行绝缘膜13的图案
化，以使得在半导体层12的表面中沟道方向平行于从相对于与<-2110>
方向正交的方向-10°到相对于与<-2110>方向正交的方向+10°的范围内
的任意方向。
此外，例如，可以通过在绝缘膜13的表面上，形成用光刻和蚀刻
的方式图案化的用来暴露绝缘膜13的要移除部分的蚀刻掩模，之后进
行蚀刻并由此移除绝缘膜13的暴露部分，来移除绝缘膜13的一部分。
接下来，如图1所示，源电极16被形成为接触半导体层12的表
面12a中的第一导电型杂质扩散层15的暴露表面，其是从移除了绝缘
膜13的部分暴露的。
这里，例如可以通过进行溅射在例如上述蚀刻绝缘膜13之后暴露
的半导体层12的表面12a上和在上述蚀刻掩模的表面上，形成由诸如
镍的金属制成的导电膜，并且之后移除该蚀刻掩模，来形成源电极16，。
换句话说，与蚀刻掩模一起，移除（剥离）形成在蚀刻掩模的表面上
的导电膜，而仅留下形成在半导体层12的表面12a上的导电膜，以用
作源电极16。
优选，在已经形成有上述源电极16的半导体层12上进行用于实
现合金化的热处理。
这里，例如，可以在诸如氩气的惰性气体气氛中，通过例如在约
950℃的温度下加热上面已经形成有上述源电极16的半导体层12约两
分钟，来进行用于实现合金化的热处理。
接下里，如图1所示，在绝缘膜13的表面上形成栅电极17。这里，
例如，可以通过进行光刻和蚀刻等，形成具有对应于要形成栅电极17
的部分的开口并覆盖绝缘膜13和源电极16的各自的整个表面的抗蚀
剂掩模，然后例如进行溅射等，以在该抗蚀剂掩模的表面上和从该抗
蚀剂掩模的开口暴露的绝缘膜13的表面上形成由诸如铝的金属制成的
导电膜，之后移除该抗蚀剂掩模，来形成栅电极17。换句话说，与抗
蚀剂掩模一起移除（剥离）形成在抗蚀剂掩模表面上的导电膜，而仅
留下形成在绝缘膜13表面上的导电膜，以用作栅电极17。
接下来，如图1所示，在衬底11的后表面上形成漏电极18。这里，
例如，通过进行溅射等，例如在衬底11的后表面上形成由诸如镍的金
属制成的导电膜，来形成漏电极18。
通过这种方式，可以制造具有图1所示结构的碳化硅半导体器件
1。
在本发明的碳化硅半导体器件1中，源电极16的表面可以形成为
蜂窝图案，并且可以形成除了围绕源电极16的外围的部分区域之外的
区域，作为例如在图13的示意平面图中所示的栅电极17。
在如上所述源电极16的表面形成为蜂窝图案的情况下，每个源电
极16的表面形成为六边形形状。具体地，源电极16的表面优选形成
为正六边形形状。在每个源电极16具有以正六边形形状形成的表面的
情况下，将沟道方向设定在相对于与<-2110>方向正交的方向±10°的范
围内是便利的，并且可以增加能够由相同尺寸的衬底11形成的碳化硅
半导体器件1的数目。因此，倾向于以更高的再现性和更高的制造效
率生产高沟道迁移率的碳化硅半导体器件1。
具有如图13所示构造的源电极16和栅电极17的碳化硅半导体器
件1的其它特征与上述相同。
在用上述方式构造的碳化硅半导体器件1中，例如，当负电压施
加在源电极16上并且正电压施加在栅电极17和漏电极18上时，从源
电极16注入的载流子（在上述示例中为电子），穿过第一导电型杂质
扩散层15的表面、第二导电型杂质扩散层14的表面、半导体层12内
部和衬底11内部，移动到漏电极18。
如果负电压施加到源电极16上并且正电压施加到漏电极18上，
而正电压没有施加到栅电极17上，则从源电极16注入的载流子（在
上述示例中为电子）在第二导电型杂质扩散层14表面中的运动会受到
限制。
在具有上述结构的碳化硅半导体器件1中，例如在相对于n型碳
化硅（4H-SiC）的{0001}面以不小于50°且不大于65°范围内的角度倾
斜的衬底11的表面11a上，通过外延生长，可以形成包含具有比衬底
11更低浓度的n型杂质作为第一导电型杂质的由n型碳化硅制成的半
导体层12。在这种结构的情况下，半导体层12的表面12a（相对于{0001}
面以不小于50°且不大于65°范围内的角度倾斜的晶面）可以用于载流
子在其中移动的沟道。因此，与{0001}面用于沟道的情况相比，可以
实现更高的载流子迁移率（沟道迁移率）。
此外，在具有上述结构的碳化硅半导体器件1中，在距半导体层
12和绝缘膜13之间的界面10nm内的区域中氮浓度的最大值为不小于
1×1021cm-3，例如如图14所示。因此，在本发明的碳化硅半导体器件
1中，可以减少在半导体层12和绝缘膜13之间的界面上通过干法氧化
（热氧化）等形成绝缘膜13时出现的界面态的数目。因此，尤其是在
绝缘膜13正下方的沟道中（该沟道位于第一导电型杂质扩散层15和
半导体层12之间的第二导电型杂质扩散层14的表面部分上，其也是
与绝缘膜13接触的半导体层12的表面12a），可以稳定地提高载流子
迁移率（沟道迁移率）。
图14示出了在具有上述结构的碳化硅半导体器件1中绝缘膜13
和半导体层12之间的界面附近氮浓度分布的示例。这里，在图14中，
纵轴表示氮浓度（cm-3），水平轴表示距绝缘膜13和半导体层12之间
的界面的距离（nm）。此外，在图14中，水平轴上距离（nm）为0
（nm）的部分表示绝缘膜13和半导体层12之间的界面。相对于距离
（nm）的横轴上0（nm）的部分在左侧方向上延伸表示向着绝缘膜13
一侧的方向延伸，而相对于距离（nm）的横轴上0（nm）的部分在右
侧方向上延伸表示向着半导体层12一侧的方向延伸。
此外，具有上述结构的碳化硅半导体器件1具有在相对于与半导
体层12的表面中的<-2110>方向正交的方向±10°的范围内的沟道方向。
因此，载流子在该沟道方向上平稳移动，并且可以提高该沟道方向上
的载流子迁移率和电流特性。因此，可以降低碳化硅半导体器件1的
ON电阻。
图15示出了在具有上述结构的碳化硅半导体器件1的半导体层12
的表面12a中（在相对于{0001}面以不小于50°且不大于65°的范围内
的角度倾斜的晶面中）沟道迁移率（相对值）和相对于<-2110>方向的
角度（°）之间关系的示例。在图15中，纵轴表示沟道迁移率（相对值），
水平轴表示半导体层12的表面12a中相对于<-2110>方向的角度（°）。
关于图15中水平轴上的角度（°），就相对于<-2110>方向倾斜的方向
而言，该角度是没有区分的。因此，例如，水平轴上的80°表示相对于
<-2110>方向+80°倾斜的方向和相对于<-2110>方向-80°倾斜的方向。
图15中纵轴上的沟道迁移率（相对值）由相对于与半导体层12
的表面12a中<-2110>方向正交的方向中的沟道迁移率的1的绝对值来
指示。此外，在图15中水平轴上角度（°）为90°的部分指示与半导体
层12的表面12a中<-2110>方向正交的方向。
如图15所示，可以看出，当沟道方向在相对于半导体层12的表
面12a中的<-2110>方向90°的角度方向（与<-2110>方向正交的方向）
上延伸时，沟道迁移率最高，而随着与半导体层12的表面12a中的
<-2110>方向正交的方向偏差越大，沟道迁移率倾向于越小。对于相对
于{0001}面以不小于50°且不大于65°范围内的角度倾斜的半导体层12
的表面12a的任意晶面，也满足从图15看出的这种倾向性。
由此，为了实现高沟道迁移率，最优选地，沟道方向与半导体层
12的表面12a中的<-2110>方向正交（也就是，与<-2110>方向正交的±0°
的方向）。
然而，如图15所示，在沟道方向为相对半导体层12的表面12a
中的<-2110>方向不小于80°且不大于90°的角度的方向（也就是，在相
对于与<-2110>方向正交的方向±10°范围内的方向）的情况下，沟道迁
移率（相对值）高于0.99。因此，即使碳化硅半导体器件1的沟道迁
移率在一定程度上变化，该沟道迁移率不太可能恶化到很大程度。
由上述可以看出，在具有处于相对于与半导体层12的表面12a中
的<-2110>方向正交的方向±10°范围沟道方向的本发明的碳化硅半导体
器件1中，可以以高再现性实现高沟道迁移率。此外，为了在本发明
的碳化硅半导体器件1中以高再现性实现高沟道迁移率，最优选地，
沟道方向设定为如上所述的与半导体层12的表面12a中的<-2110>方向
正交的方向。
虽然上面的描述引用n型作为第一导电型而p型作为第二导电型，
但是可以构造本发明，使得在上述碳化硅半导体器件1的结构中第一
导电型是p型而第二导电型是n型。
<第二实施例>
图16示出了作为本发明的碳化硅半导体器件示例的横向
MOSFET（金属氧化物半导体场效应晶体管）的示例的示意横截面。
图16中示出的碳化硅半导体器件100包括：例如由n型和4H-SiC
多型体的碳化硅制成的衬底11；形成在衬底11的表面11a上的由n型
碳化硅制成的半导体层12；第二导电型杂质扩散层14，其是形成在半
导体层12的表面12a中的p型区；第一导电类型杂质扩散层15，其是
形成在第二导电型杂质扩散层14的表面中（也是在半导体层12的表
面12a中）的n型区；绝缘膜13，其形成为与半导体层12的表面12a
相接触；源电极16和漏电极18，形成在半导体层12的表面12a中除
形成有绝缘膜13的区域之外的区域中；以及栅电极17，形成在半导体
层12的表面12a上的绝缘膜13的表面上。
这里还是，上面形成有半导体层12的衬底11的表面11a是相对
于{0001}面以不小于50°且不大于65°的范围内的角度倾斜的晶面。此
外，半导体层12的表面12a也是相对于{0001}面以不小于50°且不大
于65°的范围内的角度倾斜的晶面。
此外，作为绝缘膜13，可以使用例如通过干法氧化（热氧化）等
形成的诸如氧化膜的膜。绝缘膜13并不限于单层结构，并且可以是包
括两个或更多个层的结构。
此外，作为第二导电型杂质扩散层14，例如，可以使用通过扩散
用作半导体层12的表面12a中的第二导电类型杂质的p型杂质形成的
p型区域等。另外，在第二导电类型杂质扩散层14的表面中除形成有
第一导电型杂质扩散层15的区域之外的区域的至少一部分中，可以形
成p+型区，p+型区包含用作第二导电型杂质的p型杂质且具有比第二
导电类型杂质扩散层14高的浓度。
此外，作为第一导电类型杂质扩散层15，例如，可以使用通过扩
散用作半导体层12的表面12a中的第一导电类型杂质的n型杂质形成
的n型区域等。可以使作为第一导电型杂质扩散层15中的第一导电型
杂质的n型杂质的浓度高于作为半导体层12中第一导电型杂质的n型
杂质的浓度。这里，作为用作第一导电型杂质的n型杂质，例如，可
以使用氮、磷等。
在图16中示出的碳化硅半导体器件100中，在距半导体层12和
绝缘膜13之间的界面10nm内的区域中氮浓度的最大值不小于1×1021
cm-3。这里还是，在距半导体层12和绝缘膜13之间的界面10nm内的
区域指的是由下述区域构成的区域：从半导体层12和绝缘膜13之间
的界面垂直于该界面向着半导体层12一侧延伸10nm的区域和从半导
体层12和绝缘膜13之间的界面垂直于该界面向着绝缘膜13一侧延伸
10nm的区域。
图17示出了当从栅电极17一侧观察时图16中示出的碳化硅半导
体器件100的示意平面图。这里，源电极16的表面、栅电极17的表
面和漏电极18的表面的每一个形成为在<-2110>方向上以条纹图案延
伸，并且沿着垂直于<-2110>方向的方向，按顺序排列源电极16、栅电
极17和漏电极18。
此外，一个栅电极17布置在源电极16和漏电极18之间。从源电
极16和栅电极17之间的间隙和栅电极17和漏电极18之间的间隙，
暴露绝缘膜13的表面。
由此，在源电极16的表面、栅电极17的表面和漏电极18的表面
形成条纹图案的情况下，在半导体层12的表面12a中，沟道方向趋向
于容易设定在相对于与<-2110>方向正交的方向±10°的范围内，如本文
后面将要描述的。在本发明中，沟道方向指的是载流子在半导体层12
的表面12a中移动的方向。
这里还是，在半导体层12的表面12a中，具有上述结构的碳化硅
半导体器件100的沟道方向设定为包含在相对于与<-2110>方向正交的
方向±10°的范围内。
在下文中，将描述具有上述结构的碳化硅半导体器件100的制造
方法的示例。首先，如图3的示意横截面所示，制备由碳化硅（4H-SiC）
制成的衬底11，其具有由相对于{0001}面以不小于50°和不大于65°的
范围内的角度倾斜的晶面形成的表面11a。
这里，例如，如图4中的示意透视图所示，可以通过沿着在相对
于{0001}面不小于50°和不大于65°范围内的角度α°的方向，切割作为
在[0001]方向（c轴方向）上生长的晶体的n型碳化硅晶锭10，以具有
暴露的{0001}面，使得例如暴露相对于{0001}面以不小于50°和不大于
65°的范围内的角度倾斜的晶面（图4中的阴影部分），来形成具有如
上所述表面11a的衬底11。
此外，优选地，作为相对于{0001}面以不小于50°且不大于65°范
围内的角度倾斜的晶面的衬底11的表面11a也是相对于{03-38}面以
±5°范围内的角度倾斜的晶面，例如如图5的示意横截面所示。在衬底
11的表面11a是相对于{03-38}面以±5°范围内的角度倾斜的晶面的情
况下，趋向于提高碳化硅半导体器件100的电特性，如沟道迁移率。
为了进一步提高碳化硅半导体器件100的电特性如沟道迁移率，优选
衬底11的表面11a是相对于{03-38}面以±3°范围内的角度倾斜的晶面，
并且最优选衬底11的表面11a是{03-38}面。显然，相对于{03-38}面
以±5°范围内的角度倾斜的晶面和相对于{03-38}面以±3°范围内的角度
倾斜的晶面每个都包含{03-38}面。
接下来，如图6的示意横截面所示，半导体层12形成在衬底11
的表面11a上。
这里，在衬底11的表面11a上，例如，通过外延生长由n型碳化
硅制成的具有比衬底11低的浓度的n型杂质的半导体层12，可以形成
半导体层12。在通过上述外延生长形成半导体层12的情况下，半导体
层12的表面12a可具有与衬底11的表面11a相同的晶面。因此，半导
体层12的表面12a可以是相对于{0001}面以不小于50°和不大于65°
范围内的角度倾斜的晶面。
此外，处于与上述相同的原因，半导体层12的表面12a优选是相
对于{03-38}面以±5°范围内的角度倾斜的晶面，更优选是相对于{03-38}
面以±3°范围内的角度倾斜的晶面，并且最优选是{03-38}面。也很显然，
相对于{03-38}面以±5°范围内的角度倾斜的晶面和相对于{03-38}面以
±3°范围内的角度倾斜的晶面每个都包含{03-38}面。
接下来，如图7的示意平面图所示，检查半导体层12的表面12a
中的与<-2110>方向正交的方向。
这里，例如，可以基于包含在半导体层12中的缺陷来检查与半导
体层12的表面12a中的<-2110>方向正交的方向。具体地，由于在制造
碳化硅半导体器件100的工艺中缺陷可能会形成在半导体层12的某一
位置，可以相对于形成在半导体层12的某一位置的缺陷的位置来识别
与半导体层12的表面12a中<-2110>方向正交的方向。此外，还可以基
于半导体层12的表面形态来识别与半导体层12的表面12a中<-2110>
方向正交的方向。
接下来，如图18的示意横截面所示，在半导体层12的整个表面
12a中形成第二导电类型杂质扩散层14。
接下来，如图19的示意横截面所示，在以上述方式形成的第二导
电型杂质扩散层14的表面的一部分中，形成第一导电型杂质扩散层15。
在本示例中，第一导电型杂质扩散层15也形成为在<-2110>方向上延
伸的条纹图案。然而，第一导电型杂质扩散层15不限于这种方式。
这里，例如可以通过离子注入等形成第一导电型杂质扩散层15，
在离子注入中，在离子注入阻挡掩模置于半导体层12的表面12a中除
了要形成第一导电型杂质扩散层15的区域之外的区域上之后，将用作
第一导电型杂质的n型杂质的离子注入到半导体层12的表面12a中。
作为离子注入阻挡掩模，也可以使用例如已经通过光刻和蚀刻图案化
的氧化膜等。
接下来，在其中已经以上述方式形成有第二导电型杂质扩散层14
和第一导电类型杂质扩散层15的半导体层12上进行活化退火处理。
因此，可以活化已经通过上述离子注入引入的在第二导电型杂质扩散
层14中用作第二导电型杂质的p型杂质和在第一导电型杂质扩散层15
中用作第一导电型杂质扩散的n型杂质。
这里，例如，可以在氩气气氛中，在约1700℃的温度下，通过加
热已经形成有第二导电型杂质层14和第一导电型杂质扩散层15的半
导体层12约30分钟，来进行活化退火处理。
接下来，如图20的示意横截面所示，在其中已经形成有第二导电
型杂质扩散层14和第一导电型杂质扩散层15之后，形成绝缘膜13以
接触半导体层12的整个表面12a。
这里，作为绝缘膜13，可以使用例如通过干法氧化（热氧化）等
形成的氧化膜等。例如，在空气或氧气中，在约1200℃的温度下，通
过加热已经用上述方式形成有第二导电型杂质扩散层14和第一导电型
杂质扩散层15的半导体层12的表面12a例如约30分钟，来进行干法
氧化（热氧化）。
接下来，对上面已经形成有上述绝缘膜13的半导体层12进行氮
退火处理。通过这种方式，调节氮浓度，以使得在距半导体层12和绝
缘膜13之间的界面10nm之内的区域中的氮浓度不小于1×1021cm-3。
这里，在上述氮退火处理中，例如在包含诸如一氧化氮（NO）气
体的含氮气体的气氛中，在约1100℃的温度下，加热上面已经形成有
上述绝缘膜13的半导体层12例如约120分钟。通过这种方式，距半
导体层12和绝缘膜13之间的界面10nm区域内的氮浓度的最大值可
以设定为1×1021cm-3或更大。
优选地，例如，在如氩气的惰性气体的气氛中，对已经经受了上
述氮退火处理的半导体层12进一步进行惰性气体退火处理。在对已经
经受了上述氮退火处理的半导体层12进行上述惰性气体退火处理的情
况下，更倾向于使碳化硅半导体器件100能够以高再现性实现高沟道
迁移率。
这里，例如，可以通过在氩气气氛中，在约1100℃的温度下，加
热已经经受了上述氮退火处理的半导体层12例如约60分钟，来进行
上述惰性气体退火处理。
接下来，如图21的示意横截面所示，移除如上所述形成的绝缘膜
13的一部分，以图案化绝缘膜13。
这里，例如，如图12的示意平面图所示，进行绝缘膜13的图案
化，以使得沟道方向包含在相对于与半导体层12的表面12a中的
<-2110>方向正交的方向±10°的范围内。也就是，进行绝缘膜13的图案
化，以使得在半导体层12的表面中沟道方向平行于从相对于与<-2110>
方向正交的方向-10°到相对于与<-2110>方向正交的方向+10°的范围内
的任意方向。
此外，例如，通过在绝缘膜13的表面上，形成用光刻和蚀刻的方
式图案化的用来暴露绝缘膜13的要移除部分的蚀刻掩模，之后进行蚀
刻并由此移除绝缘膜13的暴露部分，可以移除绝缘膜1的3一部分。
接下来，如图16所示，形成源电极16和漏电极18，以接触从移
除了绝缘膜13的部分暴露的半导体层12的表面12a中的第一导电型杂
质扩散层15的表面。
这里，例如，可以在上述蚀刻绝缘膜13之后暴露的半导体层12
的表面12a上和在上述蚀刻掩模的表面上，通过进行溅射，例如形成由
诸如镍的金属制成的导电膜，之后移除该蚀刻掩模，来形成源电极16
和漏电极18。换句话说，与蚀刻掩模一起，移除（剥离）形成在蚀刻
掩模的表面上的导电膜，而仅留下形成在半导体层12的表面12a上的
导电膜，以用作源电极16和漏电极18。
优选地，对其上已经形成有上述源电极16和漏电极18的半导体
层12进行用于实现合金化的热处理。
这里，例如，可以在诸如氩气的惰性气体气氛中，例如在约950℃
的温度下，通过加热上面已经形成有上述源电极16和漏电极18的半
导体层12约两分钟，来进行用于实现合金化的热处理。
接下里，如图16所示，在绝缘膜13的表面上形成栅电极17。这
里，例如，可以通过进行光刻和蚀刻等，形成具有对应于要形成栅电
极17的部分的开口并覆盖绝缘膜13、源电极16和漏电极18的各自的
整个表面的抗蚀剂掩模，然后例如进行溅射等，以在该抗蚀剂掩模的
表面上和从抗蚀剂掩模的开口暴露的绝缘膜13的表面上形成由诸如铝
的金属制成的导电膜，之后移除该抗蚀剂掩模，来形成栅电极17。换
句话说，与抗蚀剂掩模一起移除（剥离）形成在抗蚀剂掩模表面上的
导电膜，而仅留下形成在绝缘膜13表面上的导电膜，用作栅电极17。
通过这种方式，可以制造具有图16所示结构的碳化硅半导体器件
100。
在用上述方式构造的碳化硅半导体器件100中，例如，当负电压
施加在源电极16上并且正电压施加在栅电极17和漏电极18上时，从
源电极16注入的载流子（在上述示例中为电子）穿过源电极16一侧
的第一导电型杂质扩散层15的表面、第二导电型杂质扩散层14的表
面和漏电极18一侧的第一导电型杂质扩散层15的表面，移动到漏电
极18。
如果负电压施加到源电极16上并且正电压施加到漏电极18上，
而正电压没有施加到栅电极17上，则从源电极16注入的载流子（在
上述示例中为电子）在第二导电型杂质扩散层14表面中的运动会受到
限制。
在具有上述结构的碳化硅半导体器件100中，例如在相对于n型
碳化硅（4H-SiC）的{0001}面以不小于50°且不大于65°范围内的角度
倾斜的衬底11的表面11a上，通过外延生长，可以形成包含具有比衬
底11更低浓度的n型杂质作为第一导电型杂质的由n型碳化硅制成的
半导体层12。在这种结构的情况下，半导体层12的表面12a（相对于
{0001}面以不小于50°且不大于65°范围内的角度倾斜的晶面）可以用
于载流子在其中移动的沟道。因此，与{0001}面用于沟道的情况相比，
可以实现更高的载流子迁移率（沟道迁移率）。
此外，在具有上述结构的碳化硅半导体器件100中，在距半导体
层12和绝缘膜13之间的界面10nm内的区域中氮浓度的最大值为不
小于1×1021cm-3，例如如图14所示。因此，在本发明的碳化硅半导体
器件100中，可以减少在半导体层12和绝缘膜13之间的界面上通过
干法氧化（热氧化）等形成绝缘膜13时产生的界面态的数目。因此，
尤其是在绝缘膜13正下方的沟道中（包含绝缘膜13的半导体层12的
表面12a的部分（第二导电型杂质扩散层14的表面部分）），可以稳
定地提高载流子迁移率（沟道迁移率）。
此外，具有上述结构的碳化硅半导体器件100具有在相对于与半
导体层12的表面中的<-2110>方向正交的方向±10°的范围内的沟道方
向。因此，载流子在沟道方向上平稳移动，并且可以提高该沟道方向
上的载流子迁移率和电流特性。因此，可以降低碳化硅半导体器件100
的ON电阻。
例如，如图15所示，在具有上述结构的碳化硅半导体器件100中，
当沟道方向在相对于半导体层12的表面12a中的<-2110>方向以90°的
角度方向（与<-2110>方向正交的方向）上延伸时，沟道迁移率最高；
而随着与半导体层12的表面12a中的<-2110>方向正交的方向偏差越
大，沟道迁移率倾向于越小。
由此，同样为了在具有上述结构的碳化硅半导体器件100中实现
高沟道迁移率，最优选地，使沟道方向与半导体层12的表面12a中的
<-2110>方向正交（也就是，与<-2110>方向正交的±0°的方向）。
然而，如图15所示，在具有上述结构的碳化硅半导体器件100中，
在沟道方向是相对于半导体层12的表面12a中的<-2110>方向不小于
80°且不大于90°的角度的方向（也就是，相对于与<-2110>方向的正交
方向在±10°范围内的方向）的情况下，沟道迁移率（相对值）高于0.99。
因此，即使碳化硅半导体器件100的沟道迁移率在一定程度上变化，
该沟道迁移率不太可能恶化到很大程度。
由上述可以看出，在具有处于相对于与半导体层12的表面12a中
的<-2110>方向的正交方向±10°范围的沟道方向的本发明的碳化硅半导
体器件100中，可以以高再现性实现高沟道迁移率。此外，为了在本
发明的碳化硅半导体器件100中以高再现性实现高沟道迁移率，最优
选地，沟道方向如上所述设定为与半导体层12的表面12a中的<-2110>
方向正交的方向。
同样在本实施例中，虽然上面的描述引用n型作为第一导电型而p
型作为第二导电型，但是可以构造本发明，以使得在上述碳化硅半导
体器件100的结构中第一导电型是p型而第二导电型是n型。
此外，除了上述之外，本实施例的描述与第一实施例相同，因此
将不再重复。
示例
<示例1>
生产垂直DiMOSFET
通过下面的方式，生产碳化硅半导体器件，作为示例的垂直
DiMOSFET。
首先，如图3所示，制备400μm厚度的由n型碳化硅晶体（4H-SiC）
形成的衬底11。这里，衬底11具有相对于{0001}面以约55°的角度倾
斜的晶面的{03-38}面作为表面11a。
接下来，如图6所示，通过CVD（化学气相沉积）的方式，在衬
底11的表面11a上，外延生长由掺杂了作为n型杂质的氮的n型碳化
硅晶体形成的半导体层12（n型杂质浓度：5×1015cm-3）至10μm的厚
度。
接下来，如图7所示，检查半导体层12的表面12a中与<-2110>
方向正交的方向。这里，半导体层12的表面12a中与<-2110>方向正交
的方向是基于形成在半导体层12中的缺陷而识别的。
接下来，如图8所示，在半导体层12的表面12a中形成第二导电
型杂质扩散层14（p型杂质浓度：1×1017cm-3）。这里，在半导体层
12的表面12a中，通过利用光刻和蚀刻在除了将要形成第二导电型杂
质扩散层14的区域之外的区域中形成图案化的氧化膜，并利用该氧化
膜作为离子注入阻挡掩模注入作为p型杂质的硼离子，来形成第二导
电型杂质扩散层14。形成第二导电型杂质扩散层14，以使得第二导电
型杂质扩散层14的表面具有正六边形形状。
接下来，如图9所示，在用上述方式形成的第二导电型杂质扩散
层14的表面中，形成第一导电型杂质扩散层15（n型杂质浓度：5×1019
cm-3）和p+型区（未示出）（p型杂质浓度：3×1019cm-3）。这里，形
成第一导电型杂质扩散层15，以使得第一导电型杂质扩散层15的表面
具有正六边形形状；并且形成p+型区，以使得其紧靠在与形成沟道的
一侧相对的第一导电型杂质扩散层15的一侧上。在半导体层12的表
面12a中，通过利用光刻和蚀刻在除了要形成第一导电型杂质扩散层
15的区域之外的区域中形成图案化的氧化膜，并利用该氧化膜作为离
子注入阻挡掩模注入作为n型杂质的磷离子，来形成第一导电型杂质
扩散层15。在半导体层12的表面12a中，也通过利用光刻和蚀刻在除
了要形成p+型区的区域之外的区域中形成图案化的氧化膜，并利用该
氧化膜作为离子注入阻挡掩模注入作为p型杂质的硼离子，来形成p+
型区。
接下来，通过在氩气气氛中，在1700℃的温度下，加热其中用上
述方式形成有第二导电型杂质扩散层14、第一导电型杂质扩散层15和
p+型区的半导体层12持续30分钟，来进行活化退火处理。
接下来，如图10所示，在氧气中，在1200℃的温度下，加热半导
体层12的表面12a持续30分钟，进行干法氧化（热氧化），由此形成
与半导体层12的整个表面12a相接触的绝缘膜13。
接下来，通过在一氧化氮（NO）气体气氛中，在1100℃的温度下，
加热上面已经形成有绝缘膜13的半导体层12，持续120分钟，来进行
氮退火处理。
接下来，通过在氩气气氛中，在1100℃的温度下，加热经历了上
述氮退火处理的半导体层12，持续60分钟，来进行惰性气体退火处理。
接下来，通过移除用上述方式形成的绝缘膜13的一部分来图案化
绝缘膜13，使沟道方向为与半导体层12的表面12a中的<-2110>方向
正交的方向。这里，为了暴露绝缘膜13的要移除部分，通过在绝缘膜
13的表面上形成利用光刻和蚀刻而图案化的蚀刻掩模，之后进行蚀刻，
由此移除绝缘膜13的暴露部分，来进行绝缘膜13的图案化。
接下来，在第一导电型杂质扩散层15的表面上和从移除了绝缘膜
13的部分暴露的p+型区（未示出）的表面上，形成源电极16，其由镍
制成并且具有如图13所示的正六边形形状且厚度为0.1μm的表面。
接下来，为了合金化，通过在氩气气氛中，在950℃的温度下，加
热两分钟，来热处理上面已经形成有上述源电极16的半导体层12。
接下来，在绝缘膜13的表面上，形成栅电极17，其由铝制成并且
具有如图13所示的表面形状和1μm的厚度。
接下来，在衬底11的整个后表面上，形成由镍制成的厚度为0.1μm
的漏电极18。
通过这种方式，生产了碳化硅半导体器件1，作为示例的垂直
DiMOSFET。
用上述方式生产的用作示例的垂直DiMOSFET的碳化硅半导体器
件1具有2μm的沟道长度（在半导体层12的表面12a中的彼此相邻的
源电极16之间，第一导电型杂质扩散层15和半导体层12之间的距离）。
此外，为了比较起见，除了沟道方向是半导体层12的表面12a中
的<-2110>方向之外，用与上述相同的方式生产了碳化硅半导体器件，
用作比较示例的垂直DiMOSFET。
垂直DiMOSFET的评价
对于用上述方式生产的示例和比较示例的垂直DiMOSFET，通过
SIMS（次级离子质谱法）测量半导体层12和绝缘膜13之间的界面附
件的氮浓度在深度方向上的分布。
结果，发现：在示例和比较示例的相应的DiMOSFET中，半导体
层12和绝缘膜13之间界面附近的氮浓度的最大值是1×1021cm-3或更
大。由此可以确认，在示例和比较示例的相应的垂直DiMOSFET的每
个中，距半导体层12和绝缘膜13之间界面10nm之内范围内的氮浓
度的最大值不小于1×1021cm-3。
此外，对于示例和比较示例的垂直DiMOSFET，评价沟道迁移率。
为了评价沟道迁移率，使用下面的方法。首先，在源-漏电压为
VDS=0.1V的条件下，施加栅电极VG，以测量源-漏电流IDS（来测量
栅电压依赖性）。然后，利用下面gm=(δIDS)/(δVG)的表达式（1）来
确定该栅电压下的沟道迁移率的最大值，并计算该最大值作为沟道迁
移率。
沟道迁移率μ=gm×(L×d)/(W×ε×VDS)...(1)
在上面的表达式（1）中，L代表沟道长度，d代表绝缘膜13的厚
度，W代表沟道宽度，并且ε代表绝缘膜13的介电常数。
从而，发现示例的垂直DiMOSFET的沟道迁移率是80cm2/Vs，
而比较示例的垂直DiMOSFET的沟道迁移率是70cm2/Vs。
由以上可以看出，示例的垂直DiMOSFET的沟道迁移率是比较示
例的垂直DiMOSFET的沟道迁移率的约1.14倍，因此源-漏电流值也
是1.14倍。因此，认为显著地降低了ON电阻。
因此认为，在示例的垂直DiMOSFET的结构中，沟道迁移率不太
可能相当大的降低，即使沟道迁移率会取决于制造中的问题而一定程
度地变化，由此可以以高再现性实现高沟道迁移率。
<示例2>
生产横向MOSFET
通过下面的方式，制造碳化硅半导体器件，作为本示例的横向
MOSFET。
首先，如图3所示，制备由n型碳化硅晶体（4H-SiC）形成的厚
度400μm的衬底11。这里，衬底11具有相对于{0001}面以约55°的角
度倾斜的晶面的{03-38}面作为表面11a。
接下来，如图6所示，通过CVD（化学气相沉积）的方式，在衬
底11的表面11a上，外延生长由掺杂了作为n型杂质的氮的n型碳化
硅晶体形成的半导体层12（n型杂质浓度：5×1015cm-3）至10μm的厚
度。
接下来，如图7所示，检查半导体层12的表面12a中与<-2110>
方向正交的方向。这里，半导体层12的表面12a中与<-2110>方向正交
的方向是基于半导体层12的表面形态识别的。
接下来，如图18所示，在半导体层12的整个表面12a中，形成
第二导电型杂质扩散层14（p型杂质浓度：1×1017cm-3）。
接下来，如图19所示，在用上述方式形成的第二导电型杂质扩散
层14的表面的一部分中，形成第一导电型杂质扩散层15（n型杂质浓
度：5×1019cm-3）和p+型区（未示出）（p型杂质浓度：3×1019cm-3）。
这里，形成第一导电型杂质扩散层15，以使得第一导电型杂质扩散层
15的表面具有条纹图案；并且形成p+型区，以使得其具有条纹图案并
且紧靠在与形成有沟道的一侧相对的第一导电型杂质扩散层15的一侧
上。在半导体层12的表面12a中，通过光刻和蚀刻在除了要形成第一
导电型杂质扩散层15的区域之外的区域中形成图案化的氧化膜，并利
用该氧化膜作为离子注入阻挡掩模注入作为n型杂质的磷离子，来形
成第一导电型杂质扩散层15。在半导体层12的表面12a中，也通过光
刻和蚀刻在除了要形成p+型区的区域之外的区域中形成图案化的氧化
膜，并利用该氧化膜作为离子注入阻挡掩模注入作为p型杂质的硼离
子，来形成p+型区。
接下来，通过在氩气气氛中，在1700℃的温度下，加热其中用上
述方式形成有第二导电型杂质扩散层14、第一导电型杂质扩散层15和
p+型区的半导体层12，持续30分钟，来进行活化退火处理。
接下来，如图20所示，在氧气中，在1200℃的温度下，加热半导
体层12的表面12a，持续30分钟，进行干法氧化（热氧化），由此形
成与半导体层12的整个表面12a相接触的绝缘膜13。
接下来，通过在一氧化氮（NO）气体气氛中，在1100℃的温度下，
加热上面已经形成有绝缘膜13的半导体层12，持续120分钟，来进行
氮退火处理。
接下来，通过在氩气气氛中，在1100℃的温度下，加热经历了上
述氮退火处理的半导体层12，持续60分钟，来进行惰性气体退火处理。
接下来，通过移除用上述方式形成的绝缘膜13的一部分来图案化
绝缘膜13，使得沟道方向为与半导体层12的表面12a中的<-2110>方
向正交的方向。这里，为了暴露绝缘膜13的要移除部分，通过在绝缘
膜13的表面上形成利用光刻和蚀刻图案化的蚀刻掩模，之后进行蚀刻，
由此移除绝缘膜13的暴露部分，来进行绝缘膜13的图案化。
接下来，在第一导电型杂质扩散层15的表面上和从移除了绝缘膜
13的部分暴露的p+型区的表面上，形成源电极16和漏电极18，它们
由镍制成并且具有如图17所示的带有条纹图案的表面且厚度为0.1μm。
接下来，为了合金化，通过在氩气气氛中，在950℃的温度下，加
热两分钟，来热处理上面已经形成有上述源电极16的半导体层12。
接下来，在绝缘膜13的表面上，形成栅电极17，其由铝制成并且
具有如图17所示的带有条纹图案的表面且厚度为1μm。
通过这种方式，生产了碳化硅半导体器件100，作为具有图16所
示结构的示例的横向MOSFET。
用上述方式生产的用作示例的横向MOSFET的碳化硅半导体器件
100具有2μm的沟道长度（半导体层12的表面12a中的彼此相邻的源
电极16和漏电极18之间的距离）。
此外，为了比较起见，除了沟道方向是半导体层12的表面12a中
的<-2110>方向之外，用与上述相同的方式生产了碳化硅半导体器件，
用作比较示例的横向MOSFET。
横向MOSFET的评价
对于用上述方式生产的示例和比较示例的横向MOSFET，通过
SIMS（次级离子质谱法）测量半导体层12和绝缘膜13之间的界面附
近的氮浓度在深度方向上的分布。
结果，发现：在示例和比较示例的相应的横向DiMOSFET中，半
导体层12和绝缘膜13之间界面附近的氮浓度的最大值是1×1021cm-3
或更大。由此确认，在示例和比较示例的相应的横向MOSFET的每个
中，距半导体层12和绝缘膜13之间界面10nm之内范围内的氮浓度
的最大值不小于1×1021cm-3。
此外，对于示例和比较示例的横向MOSFET，评价沟道迁移率。
为了评价沟道迁移率，使用下面的方法。首先，在源-漏电压为
VDS=0.1V的条件下，施加栅电极VG，以测量源-漏电流IDS（来测量
栅电压依赖性）。然后，利用下面gm=(δIDS)/(δVG)的表达式（1）来
确定该栅电压下的沟道迁移率的最大值，并计算该最大值作为沟道迁
移率。
沟道迁移率μ=gm×(L×d)/(W×ε×VDS)...(1)
在上面的表达式（1）中，L代表沟道长度，d代表绝缘膜13的厚
度，W代表沟道宽度，并且ε代表绝缘膜13的介电常数。
从而，发现示例的横向MOSFET的沟道迁移率是80cm2/Vs，而
比较示例的横向MOSFET的沟道迁移率是70cm2/Vs。
由以上可以看出，示例的横向MOSFET的沟道迁移率是比较示例
的横向MOSFET的沟道迁移率的约1.14倍，因此源漏电流值也是1.14
倍。因此，认为显著地降低了ON电阻。
因此认为，在示例的横向MOSFET的结构中，沟道迁移率不太可
能相当大的降低，即使沟道迁移率会取决于制造的问题而一定程度地
变化，由此可以以高再现性实现高沟道迁移率。
应该理解，这里公开的实施例和示例在各个方面都是说明的方式，
而不是限制的方式。意图是本发明的范围由权利要求来限定，而不是
通过上面的描述来限定，并且包含意义和范围与权利要求等效的所有
修改和变化。
工业实用性
由于本发明可以提供一种可以以高再现性实现高沟道迁移率的碳
化硅半导体器件以及这种半导体器件的制造方法，所以，例如，本发
明适合应用于例如使用SiC的垂直DiMOSFET、横向MOSFET等。
附图标记列表
1,100，碳化硅半导体器件；10，碳化硅晶锭；11，衬底；11a，表
面；12，半导体层；12a，表面；13，绝缘膜；14，第二导电型杂质扩
散层；15，第一导电型杂质扩散层；16，源电极；17，栅电极；18，
漏电极。