非易失性内存单元.pdf

本发明公开了一种非易失性内存单元，包含一P型基底；一N型井，设于所述P型基底中；以及一PMOS储存晶体管，设于所述N型井上。所述PMOS储存晶体管包含一浮栅以及一辅助栅紧邻着所述浮栅的一侧设置，其中所述浮栅以及所述辅助栅共同位于所述PMOS储存晶体管的一浮栅沟道上。所述辅助栅与所述浮栅之间有一空隙，使得所述辅助栅与所述浮栅至少在所述浮栅沟道正上方是彼此不相连、互相分隔开来。

权利要求书1.  一种非易失性内存单元，其特征在于，包括： 一P型基底； 一N型井，设于所述P型基底中；以及 一PMOS储存晶体管，设于所述N型井上，其中所述PMOS储存晶 体管包含一浮栅、一P+漏极掺杂区、一共同P+掺杂区、一浮栅介电层， 设于所述浮栅与所述N型井之间，且在所述共同P+掺杂区与所述P+漏极 掺杂区之间具有一浮栅沟道，以及一辅助栅，紧邻着所述浮栅的一侧设置， 且所述辅助栅与所述浮栅之间有一空隙，使得所述辅助栅与所述浮栅至少 在所述浮栅沟道的正上方是彼此不相连、互相分隔开来。 2.  根据权利要求1所述的非易失性内存单元，其特征在于，另包含一PMOS 选择晶体管，设于所述N型井上，所述PMOS选择晶体管包含一选择栅、 一P+源极掺杂区、所述共同P+掺杂区，以及一选择栅介电层，设于所述 选择栅与所述N型井之间。 3.  根据权利要求2所述的非易失性内存单元，其特征在于，在所述P+源极掺 杂区与所述共同P+掺杂区之间具有一选择栅沟道。 4.  根据权利要求2所述的非易失性内存单元，其特征在于，所述PMOS选择 晶体管与所述PMOS储存晶体管共享所述共同P+掺杂区，使得所述PMOS 选择晶体管通过所述共同P+掺杂区串接于所述PMOS储存晶体管。 5.  根据权利要求1所述的非易失性内存单元，其特征在于，所述辅助栅是一 长条形结构，平行于浮栅而设置。 6.  根据权利要求2所述的非易失性内存单元，其特征在于，所述选择栅与所 述浮栅都由单层的多晶硅所构成。 7.  根据权利要求2所述的非易失性内存单元，其特征在于，在所述选择栅的 两相对侧壁上形成有一第一间隔壁，在所述辅助栅的一侧壁上及所述浮栅 的一侧壁上形成有一第二间隔壁，所述空隙被一第三间隔壁填满。 8.  根据权利要求1所述的非易失性内存单元，其特征在于，所述辅助栅与所 述浮栅之间还设有一连接部位于一浅沟绝缘结构上，其中通过所述连接部 电连接所述辅助栅与所述浮栅。 9.  根据权利要求2所述的非易失性内存单元，其特征在于，所述选择栅、所 述浮栅以及所述辅助栅都沿着一第一方向延伸，所述选择栅及所述浮栅在 所述第一方向上都横跨过一有源区域，但是所述辅助栅在所述第一方向上 并未横跨过所述有源区域。 10.  根据权利要求1所述的非易失性内存单元，其特征在于，所述辅助栅在 所述浮栅沟道上被一分为二。 11.  根据权利要求1所述的非易失性内存单元，其特征在于，所述浮栅具有 一横向延伸段与一N+掺杂区耦合，其中所述N+掺杂区形成于一P型井 中。 12.  根据权利要求11所述的非易失性内存单元，其特征在于，另包含一N型 掺杂区位于所述P型井中。 13.  根据权利要求11所述的非易失性内存单元，其特征在于，所述浮栅的所 述横向延伸段、所述N+掺杂区与所述P型井构成一抹除栅结构。 14.  根据权利要求1所述的非易失性内存单元，其特征在于，另包含一深N 型井位于所述N型井下方。 15.  一种非易失性内存单元，其特征在于，包括： 一半导体基底，具有第一导电型； 一井，具有第二导电型，设于所述半导体基底中； 一选择晶体管，设于所述井上； 一储存晶体管，设于所述井上并串接于所述选择晶体管，其中所述 储存晶体管具有一并列的双栅结构，共同位于所述储存晶体管的一沟道 区域上。 16.  根据权利要求15所述的非易失性内存单元，其特征在于，所述双栅结构 包含一辅助栅以及一浮栅。 17.  根据权利要求16所述的非易失性内存单元，其特征在于，所述辅助栅与 所述浮栅之间还设有一连接部位于一浅沟绝缘结构上，其中所述连接部 电连接所述辅助栅与所述浮栅。 18.  根据权利要求16所述的非易失性内存单元，其特征在于，所述辅助栅以 及所述浮栅之间有一空隙，使得所述辅助栅与所述浮栅彼此不相连、互 相分隔开来。 19.  根据权利要求18所述的非易失性内存单元，其特征在于，所述空隙被一 间隔壁填满。 20.  根据权利要求15所述的非易失性内存单元，其特征在于，所述选择晶体 管以及所述储存晶体管都为PMOS晶体管。 21.  根据权利要求20所述的非易失性内存单元，其特征在于，所述选择晶体 管以及所述储存晶体管共享一P+掺杂区。 22.  根据权利要求16所述的非易失性内存单元，其特征在于，所述浮栅具有 一横向延伸段与一N+掺杂区耦合，其中所述N+掺杂区形成于一P型井 中。 23.  根据权利要求22所述的非易失性内存单元，其特征在于，另包含一N型 掺杂区位于所述P型井中。 24.  根据权利要求22所述的非易失性内存单元，其特征在于，所述浮栅的所 述横向延伸段、所述N+掺杂区与所述P型井构成一抹除栅结构。 25.  根据权利要求15所述的非易失性内存单元，其特征在于，另包含一深井， 具有所述第二导电型，位于所述井下方。

说明书非易失性内存单元
技术领域
本发明涉及非易失性存储器结构，特别是涉及一种非易失性单层多晶硅 存储器器件。
背景技术
非易失性内存(nonvolatile memory,NVM)是在无电力供应时也可保留储 存数据的内存装置，例如，磁性装置(magnetic devices)、光盘(optical discs)、 闪存(flash memory)及其他半导体类的内存。依据编程次数的限制，非易失性 内存可区分为多次编程(multiple time programmable,MTP)内存及单次编程 (one-time programmable,OTP)内存，多次编程内存即可多次读取及写入数据， 例如电子抹除式可复写只读存储器(EEPROM)及闪存设有可支持不同操作功 能的对应电路，如编程(programming)、抹除(erasing)与读取(reading)等功能， 单次编程内存则不须抹除功能的电路，仅需编程及读取的电路即可维持良好 运作，因此，相较于多次编程内存，单次编程内存电路的工艺较简化，成本 较低。
多次编程内存及单次编程内存具有相同的层叠结构，依其结构而言，现 有浮栅式非易失性内存(floating fate NVM)可区分为双层堆叠多晶硅的非易失 性内存(double-poly non-volatile memory)及单层多晶硅的非易失性内存 (single-poly non-volatile memory)。双层堆叠多晶硅的非易失性内存通常包含 一浮栅，用以储存电荷，一绝缘层(例如氧化硅/氮化硅/氧化硅的复合ONO层)， 以及一控制栅，以控制数据的存取。内存单元的操作依据电容的原理，意即 产生的电荷储存于浮栅，进而改变内存单元的临界电压，以决定"0"及"1"的数 据状态。单层多晶硅的非易失性内存则因与一般互补式金氧半导体工艺 (CMOS process)兼容，而常被应用于嵌入式(embedded)内存，例如混合电路及 微控制器(如系统整合芯片，SOC)中的嵌入式非易失性内存。
进而言之，当内存单元的尺寸及隧穿氧化层的厚度持续微缩化，内存的 写入操作电压也跟着降低，因此，如何提升非易失性内存的写入效率，同时 又能降低写入操作时的电流，即成为目前重要的课题。
发明内容
本发明的目的为提供一改良的非易失性内存单元，其能改善非易失性内 存的写入效率，同时又能降低写入操作时的电流，且兼容于标准化的CMOS 工艺。
根据本发明一实施例，其提供了一种非易失性内存单元，包含一P型基 底；一N型井，设于所述P型基底中；以及一PMOS储存晶体管，设于所述 N型井上。所述PMOS储存晶体管包含一浮栅、一P+漏极掺杂区、一共同P+掺杂区、一浮栅介电层，设于所述浮栅与所述N型井之间，且在所述共同P+掺杂区与所述P+漏极掺杂区之间具有一浮栅沟道，以及一辅助栅，紧邻着所 述浮栅的一侧设置，且所述辅助栅与所述浮栅之间有一空隙，使得所述辅助 栅与所述浮栅至少在所述浮栅沟道的正上方是彼此不相连、互相分隔开来。
根据本发明实施例，所述N型井上另设置有一PMOS选择晶体管，所述 PMOS选择晶体管与所述PMOS储存晶体管共享所述共同P+掺杂区，使得所 述PMOS选择晶体管通过所述共同P+掺杂区串接于所述PMOS储存晶体管。 所述PMOS选择晶体管包含一选择栅、一P+源极掺杂区、所述共同P+掺杂区， 以及一选择栅介电层，设于所述选择栅与所述N型井之间，其中在所述P+源极掺杂区与所述共同P+掺杂区之间具有一选择栅沟道。
根据本发明实施例，辅助栅是一长条形结构，其平行于浮栅而设置。
根据本发明实施例，选择栅与浮栅都由单层的多晶硅所构成。
根据本发明实施例，选择栅的两相对侧壁上形成有一第一间隔壁，辅助 栅的一侧壁上及浮栅的一侧壁上形成有一第二间隔壁，其间的空隙被一第三 间隔壁填满。
根据本发明一实施例，其提供了一种非易失性内存单元，包含一半导体 基底，其具有第一导电型；一井，具有第二导电型，设于所述半导体基底中； 一选择晶体管，设于所述井上；一储存晶体管，设于所述井上并串接于所述 选择晶体管，其中所述储存晶体管具有一并列的双栅结构，共同位于所述储 存晶体管的一沟道区域上。
根据本发明实施例，所述双栅结构包含一辅助栅以及一浮栅。
根据本发明实施例，所述辅助栅以及所述浮栅在沟道区域上是彼此不相 连、互相分隔开来的。
根据本发明实施例，所述辅助栅与所述浮栅之间还设有一连接部，其位 置在一浅沟绝缘结构上，其中所述连接部电连接所述辅助栅与所述浮栅。
根据本发明实施例，所述辅助栅以及所述浮栅之间有一空隙，使得所述 辅助栅以及所述浮栅彼此不相连、互相分隔开来。
根据本发明实施例，所述空隙被一间隔壁填满。
根据本发明实施例，选择晶体管以及储存晶体管都为PMOS晶体管。
根据本发明实施例，选择晶体管以及储存晶体管共享一共同P+掺杂区。
为了让上述本发明的目的、特征及优点能更为明显易懂，下文中特举出 优选实施方式并配合附图作详细说明如下。
附图说明
图1绘示出本发明实施例的非易失性内存单元的布局示意图。
图2绘示出沿着图1中切线I-I’所作的横断面示意图。
图3为图1中非易失性内存单元的对应电路图。
图4例示出写入及读取操作电压。
图5例示出本发明另一实施例的非易失性内存单元的横断面示意图。
图6例示出本发明另一实施例的非易失性内存单元的布局示意图。
图7为图6中非易失性内存单元的对应电路图。
图8例示出写入及读取操作电压。
图9例示出本发明另一实施例的非易失性内存单元的布局示意图。
图10绘示出沿着图9中切线II-II’所作的横断面示意图。
图11绘示出沿着图9中切线III-III’所作的横断面示意图。
图12为图9中非易失性内存单元的对应电路图。
图13例示出写入及读取操作电压。
图14例示出本发明另一实施例的非易失性内存单元的布局示意图。
图15绘示出沿着图14中切线IV-IV’所作的横断面示意图。
图16绘示出沿着图14中切线V-V’所作的横断面示意图。
图17为图14中非易失性内存单元的对应电路图。
图18例示出写入及读取操作电压。
图19例示出本发明另一实施例的多次编程内存单元的布局示意图。
图20绘示出沿着图19中切线VI-VI’所作的横断面示意图。
图21绘示出沿着图19中切线VII-VII’所作的横断面示意图。
图22为图19中多次编程內存单元的对应电路图。
图23例示出写入、抹除及读取操作电压。
图24例示出本发明另一实施例的多次编程内存单元的布局示意图。
图25绘示出沿着图24中切线VIII-VIII’所作的横断面示意图。
图26绘示出沿着图24中切线IX-IX’所作的横断面示意图。
图27为图24中多次编程内存单元的对应电路图。
图28例示出写入、抹除及读取操作电压。
其中，附图标记说明如下：
1     非易失性内存单元
1a    非易失性内存单元
1b    非易失性内存单元
1c    非易失性内存单元
1d    非易失性内存单元
2     多次编程内存单元
2a    多次编程内存单元
10    第一PMOS晶体管
11    有源区域
12    浅沟绝缘结构
13    有源区域
20    第二PMOS晶体管
70    抹除栅(EG)结构
100   P型基底
101   N型井
101a  深N型井
102   P+源极掺杂区
102a  轻掺杂区
104   P+掺杂区
104a  轻掺杂区
106   P+漏极掺杂区
106a  轻掺杂区
107   轻掺杂区
110   选择栅(SG)
120   第一栅极介电层
130   第一间隔壁
210   浮栅(FG)
210a  横向延伸段
212   辅助栅(AG)
212a  辅助栅(AG)
212b  辅助栅(AG)
213   连接部
220   第二栅极介电层
230   第二间隔壁
232   第三间隔壁
310   空隙
410   第一沟道
420   第二沟道
512   狭缝
701   P型井
702   N+掺杂区
703   N型掺杂区
L     线宽
S     宽度
具体实施方式
为使熟习本发明所属技术领域的一般技术人员能更进一步了解本发明， 下文特详细说明本发明的构成内容及所欲达成的功效。下文已揭露出足够的 细节使得所属技术领域的一般技术人员得以具以实施。此外，一些本领域已 熟知的器件结构及操作流程将不再于文中赘述。当然，本发明中也可实行其 他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑 性及电性上的改变。
同样地，下文中的优选实施方式与附图是仅供参考与说明之用，并非是 用来对本发明加以限制，且为清楚呈现本发明，部分器件的尺寸已被放大。 再者，各实施例中相同或相似的对象将以相同的标号来标记，以便更容易了 解本发明。
图1绘示出本发明实施例的非易失性内存单元的布局示意图，图2绘示 出沿着图1中切线I-I’所作的横断面示意图。如图1及图2所示，本发明非 易失性内存单元1含有一第一PMOS晶体管(PMOS选择晶体管)10及一第二 PMOS晶体管(PMOS储存晶体管)20，第二PMOS晶体管20串接于第一PMOS 晶体管10。第一PMOS晶体管10及第二PMOS晶体管20形成于一P型基 底100的同一N型井101上。熟习所述技术者应理解，可以通过一拾取(pick-up) 掺杂区(未示于图中)，提供特定操作电压VNW给予N型井101。P型基底100 可以是P型半导体基底，例如P型硅基底。
根据本发明实施例，第一PMOS晶体管10包含一选择栅(SG)110、一P+源极掺杂区102、一共同P+掺杂区104，以及一第一栅极介电层120，设于选 择栅(SG)110与N型井101之间，且在P+源极掺杂区102与共同P+掺杂区104 之间具有一第一沟道410。第二PMOS晶体管20包含一浮栅(FG)210、一P+漏极掺杂区106、共同P+掺杂区104，以及一第二栅极介电层220，设于浮栅 (FG)210与N型井101之间，且在共同P+掺杂区104与P+漏极掺杂区106之 间具有一第二沟道420。其中第一PMOS晶体管10与第二PMOS晶体管20 共享共同P+掺杂区104。根据本发明实施例，第二PMOS晶体管20还包括 一辅助栅(AG)212，其位置较接近浮栅(FG)210，紧邻着浮栅(FG)210的一侧 设置，且辅助栅(AG)212与浮栅(FG)210之间有一空隙310，使得辅助栅 (AG)212与浮栅(FG)210至少在第二沟道420的正上方是彼此不相连、互相分 隔开来的。根据本发明实施例，辅助栅(AG)212可以是长条形结构，其平行 于浮栅(FG)210而设置。辅助栅(AG)212的线宽L可以是最小线宽或临界尺寸 (critical dimension)，且空隙310的宽度S可以是最小线宽或临界尺寸，但不 限于此。当然，L可以等于S，或者，L可以不等于S。换句话说，根据本发 明实施例，第一PMOS晶体管10作为一选择晶体管，仅有单一栅极结构， 而第二PMOS晶体管20作为储存晶体管，其具有并列的双栅极结构。
根据本发明实施例，选择栅(SG)110与浮栅(FG)210都由单层的多晶硅所 构成，在其上方没有(也不需要)形成一控制电极。此外，在选择栅(SG)110 的两相对侧壁上形成有一第一间隔壁(spacer)130，在辅助栅(AG)212的一侧壁 上及浮栅(FG)210的一侧壁上形成有一第二间隔壁230。值得注意的是，辅助 栅(AG)212与浮栅(FG)210之间的空隙310被一第三间隔壁232所填满。由于 P+源极掺杂区102、共同P+掺杂区104以及P+漏极掺杂区106都是在第一间 隔壁130、第二间隔壁230及第三间隔壁232形成后才被植入N型井101内， 并自动对准第一间隔壁130、第二间隔壁230及第三间隔壁232，故在进行离 子注入以形成P+源极掺杂区102、共同P+掺杂区104以及P+漏极掺杂区106 的同时，并不会将P型掺质经由空隙310注入到第二沟道420。在进行写入 操作时，可借由辅助栅(AG)212控制其下方通道(在接近空隙310的沟道附近) 的阻值，借由提高阻值达到降低写入电流的目的。此外，写入操作时，电子 空穴对产生的机率在接近空隙310的沟道附近会提高，因此可增加写入效率。
虽然附图中仅绘示出PMOS选择晶体管，熟习该项技术者应理解在其它 实施例中也可以使用NMOS选择晶体管。
请同时参考图3及图4，图3为图1中非易失性内存单元的对应电路图， 图4例示出写入及读取操作电压。根据本发明实施例，第一PMOS晶体管10 在操作时当作一选择晶体管，其选择栅(SG)110被施以一选择栅极电压(VSG) 或字线电压(VWL)，其P+源极掺杂区102可被施加一源极线电压(VSL)。第二 PMOS晶体管20的P+漏极掺杂区106可被施加一位线电压(VBL)，浮栅(FG)210 则不施以任何电压以维持浮置状态。辅助栅(AG)212被施以一辅助栅电压 (VAG)。N型井101可被施以一N型井电压(VNW)，P型基底100可接地。如 图4所示，进行写入操作时(PGM(1))，源极线电压(VSL)及N型井电压(VNW) 可以为VPP，位线电压(VBL)可以是0V，选择栅电压(VSG)可以是VDD，辅助栅 电压(VAG)可以是介于-VAG至VAG之间，其中VAG＝2V～15V。另一种情形是， 进行写入操作时(PGM(2))，源极线电压(VSL)及N型井电压(VNW)可以为0V， 位线电压(VBL)可以是-VPP，选择栅电压(VSG)可以是-VDD，辅助栅电压(VAG) 可以是-VDD或0V，此外，辅助栅电压(VAG)也可以是介于-VAG至VAG之间， 其中VAG＝2V～15V。进行读取(READ)操作时，源极线电压(VSL)及N型井电 压(VNW)可以为VDD，位线电压(VBL)可以是0～1V，选择栅电压(VSG)可以是 0V～VDD，辅助栅电压(VAG)可以是0V～VDD。
图5例示出本发明另一实施例中非易失性内存单元1a的横断面示意图， 其中相同的组件或区域仍沿用相同的组件符号表示。非易失性内存单元1a与 图2实施例中的非易失性内存单元1的差异在于：非易失性内存单元1a的第 一间隔壁130的正下方另形成有一轻掺杂区102a，且轻掺杂区102a连接至 P+源极掺杂区102。在另一侧，第二间隔壁230的正下方形成有轻掺杂区104a， 且轻掺杂区104a连接至共同P+掺杂区104，以及轻掺杂区106a，且轻掺杂区 106a连接至P+漏极掺杂区106。此外，在空隙310及第三间隔壁232的正下 方则形成有一轻掺杂区107。根据本发明实施例，轻掺杂区102a、轻掺杂区 104a、轻掺杂区106a及轻掺杂区107都为P型掺杂区。
图6例示出本发明另一实施例中一非易失性内存单元1b的布局示意图， 其中相同的组件或区域仍沿用相同的组件符号表示。如图6所示，非易失性 内存单元1b与非易失性内存单元1结构大致相同，两者的差异在于：非易失 性内存单元1b的辅助栅(AG)212与浮栅(FG)210之间还设有一连接部213， 其位置在有源区域11之外的浅沟绝缘结构12上。连接部213电连接辅助栅 (AG)212与浮栅(FG)210。在操作时，辅助栅(AG)212与浮栅(FG)210都保持 浮置，不会另外施加电压。
请同时参考图7及图8，图7为图6中非易失性内存单元的对应电路图， 图8例示出写入及读取操作电压。根据本发明实施例，第一PMOS晶体管10 在操作时是作为一选择晶体管，其选择栅(SG)110被施以一选择栅电压(VSG) 或字线电压(VWL)，其P+源极掺杂区102可被施加一源极线电压(VSL)。第二 PMOS晶体管20的P+漏极掺杂区106可被施加一位线电压(VBL)，辅助栅 (AG)212及浮栅210不施以任何电压，维持浮置状态。N型井101可被施以 一N型井电压(VNW)。如图8所示，进行写入操作时(PGM(1))，源极线电压(VSL) 及N型井电压(VNW)可以为VPP，位线电压(VBL)可以是0V，选择栅电压(VSG) 可以是VDD。另一种情形是，进行写入操作时(PGM(2))，源极线电压(VSL)及 N型井电压(VNW)可以为0V，位线电压(VBL)可以是-VPP，选择栅电压(VSG)可 以是-VDD。进行读取操作时，源极线电压(VSL)及N型井电压(VNW)可以为VDD， 位线电压(VBL)可以是0～1V，选择栅电压(VSG)可以是0V～VDD。
请参阅图9至图11。图9例示出本发明另一实施例中一非易失性内存单 元1c的布局示意图，其中相同的组件或区域仍沿用相同的组件符号表示。图 10绘示出沿着图9中切线II-II’所作的横断面示意图。图11绘示出沿着图9 中切线III-III’所作的横断面示意图。如图9、图10及图11所示，非易失性 内存单元1c与非易失性内存单元1结构大致相同，其同样具有沿着第一方向 (或参考坐标x轴)延伸的选择栅(SG)110、浮栅(FG)210及辅助栅(AG)212，其 中选择栅(SG)110及浮栅(FG)210在x轴方向上都横跨过有源区域11。差别在 于：非易失性内存单元1c的辅助栅(AG)212在x轴方向上并未横跨过有源区 域11，因而构成了一不对称的配置。例如，非易失性内存单元1c的辅助栅 (AG)212在x轴方向上的长度约可以为浮栅(FG)210在x轴方向上长度的一 半，但不限于此。
请同时参考图12及图13，图12为图9中非易失性内存单元的对应电路 图，图13例示出写入及读取操作电压。根据本发明实施例，第一PMOS晶 体管10在操作时是作为一选择晶体管，其选择栅(SG)110被施以一选择栅电 压(VSG)或字线电压(VWL)，其P+源极掺杂区102可被施加一源极线电压(VSL)。 第二PMOS晶体管20的P+漏极掺杂区106可被施加一位线电压(VBL)，浮栅 (FG)210不施以任何电压，维持浮置状态。辅助栅(AG)212被施以一辅助栅电 压(VAG)。N型井101可被施以一N型井电压(VNW)。如图13所示，进行写入 操作时(PGM(1))，源极线电压(VSL)及N型井电压(VNW)可以为VPP，位线电压 (VBL)可以是0V，选择栅电压(VSG)可以是VDD，辅助栅电压(VAG)可以是VDD或0V，又或者，辅助栅电压(VAG)可以是介于-VAG至VAG之间，其中VAG＝ 2V～15V。另一种情形是，进行写入操作时(PGM(2))，源极线电压(VSL)及N 型井电压(VNW)可以为0V，位线电压(VBL)可以是-VPP，选择栅电压(VSG)可以 是-VDD，辅助栅电压(VAG)可以是介于-VAG至VAG之间，其中VAG＝2V～15V。 进行读取操作时，源极线电压(VSL)及N型井电压(VNW)可以为VDD，位线电 压(VBL)可以是0～1V，选择栅电压(VSG)可以是0V～VDD，辅助栅电压(VAG)可 以是0V～VDD。
请参阅图14至图16。图14例示出本发明另一实施例中一非易失性内存 单元1d的布局示意图，其中相同的组件或区域仍沿用相同的组件符号表示。 图15绘示出沿着图14中切线IV-IV’所作的横断面示意图。图16绘示出沿 着图14中沿切线V-V’所作的横断面示意图。如图14、图15及图16所示， 非易失性内存单元1d与非易失性内存单元1的结构大致相同，其同样具有沿 着第一方向(或参考坐标x轴)延伸的选择栅(SG)110、浮栅(FG)210及辅助栅 (AG)212，其中选择栅(SG)110及浮栅(FG)210在x轴方向上都横跨过有源区 域11(有源区域11的长轴沿着参考坐标y轴延伸)。差别在于：非易失性内存 单元1的辅助栅(AG)212在x轴方向上是横跨过有源区域11，并且为连续的 结构，而非易失性内存单元1d的辅助栅(AG)在x轴方向上为不连续的结构， 其在沟道上方一分为二，而在左右两边构成不相连的辅助栅(AG)212a及辅助 栅(AG)212b，两者中间被狭缝512隔开，故辅助栅(AG)212a及辅助栅(AG)212b 彼此不直接接触。在进行写入操作时，电子流(如箭头所示)会较集中在狭缝 512所处的沟道(其阻值相对较低)，故可增加写入效率。
请同时参考图17及图18，图17为图14中非易失性内存单元的对应电 路图，图18例示出写入及读取操作电压。根据本发明实施例，第一PMOS 晶体管10在操作时是作为一选择晶体管，其选择栅(SG)110被施以一选择栅 电压(VSG)或字线电压(VWL)，其P+源极掺杂区102可被施加一源极线电压 (VSL)。第二PMOS晶体管20的P+漏极掺杂区106可被施加一位线电压(VBL)， 浮栅(FG)210不施以任何电压，维持浮置状态。辅助栅(AG)212被施以一辅助 栅电压(VAG)。N型井101可被施以一N型井电压(VNW)。如图18所示，进行 写入操作时(PGM(1))，源极线电压(VSL)及N型井电压(VNW)可以为VPP，位线 电压(VBL)可以是0V，选择栅电压(VSG)可以是VDD，辅助栅电压(VAG)可以是 介于-VAG至VAG之间，其中VAG＝2V～15V。另一种情形是，进行写入操作时 (PGM(2))，源极线电压(VSL)及N型井电压(VNW)可以为0V，位线电压(VBL) 可以是-VPP，选择栅电压(VSG)可以是-VDD，辅助栅电压(VAG)可以是-VDD或0V， 此外，辅助栅电压(VAG)也可以是介于-VAG至VAG之间，其中VAG＝2V～15V。 进行读取操作时，源极线电压(VSL)及N型井电压(VNW)可以为VDD，位线电 压(VBL)可以是0～1V，选择栅电压(VSG)可以是0V～VDD，辅助栅电压(VAG)可 以是0V～VDD。
综合上述内容，图1至图18中介绍的是可进行写入及读取操作的单层多 晶硅单次编程(one-time programmable,OTP)内存架构，其主要技术特征在于辅 助栅212的设置，其位置接近浮栅(FG)210，与浮栅(FG)210共属一个PMOS 晶体管(第二PMOS晶体管20)且位于同一沟道(第二沟道420)上方，并 与靠近辅助栅(AG)212的PMOS选择晶体管(第一PMOS晶体管10)串接在 一起而构成一内存单元。辅助栅(AG)212可以独立于浮栅(如图1实施例所示) 之外，并在操作时施以一辅助栅电压(VAG)。或者，辅助栅(AG)212可以电连 接浮栅(如图6实施例所示)，其在操作时与浮栅都保持浮置。此外，辅助栅 (AG)212可以在x轴方向上横跨整个有源区域(如图1、6实施例所示)，也可 以不横跨整个有源区域(如图9实施例所示)。辅助栅(AG)212可以控制PMOS 晶体管(第二PMOS晶体管20)的部分沟道，增加沟道的电场(Ex-field)以及 沟道阻值，借此提升写入效率并降低写入电流。此外，设置此辅助栅还能减 少写入干扰(program disturb)。
本发明也可以被应用在多次编程(multiple time programmable,MTP)内存。 以下将以图19至图28来例示说明本发明多次编程内存结构。首先，请参阅 图19至图28，图19例示出本发明另一实施例中一多次编程内存单元2的布 局示意图，图20绘示出沿着图19中切线VI-VI’所作的横断面示意图，图 21绘示出沿着图19中切线VII-VII’所作的横断面示意图。如图19、图20 及图21所示，多次编程内存单元2的结构约略与图1实施例的非易失性内存 单元的布局相同，差别在于浮栅(FG)210具有一横向延伸段并构成一抹除栅 (EG)结构70。
如图19及图20所示，本发明多次编程内存单元2同样包含一第一PMOS 晶体管10及一第二PMOS晶体管20，且第二PMOS晶体管20串接于第一 PMOS晶体管10。第一PMOS晶体管10及第二PMOS晶体管20形成在一N 型井101上。第一PMOS晶体管10包含一选择栅(SG)110、一P+源极掺杂区 102、一共同P+掺杂区104，以及一第一栅极介电层120，设于选择栅(SG)110 与N型井101之间，且在P+源极掺杂区102与共同P+掺杂区104之间具有一 第一沟道410。第二PMOS晶体管20包含一浮栅(FG)210、一P+漏极掺杂区 106、共同P+掺杂区104，以及一第二栅极介电层220，设于浮栅(FG)210与 N型井101之间，且在共同P+掺杂区104与P+漏极掺杂区106之间具有一第 二沟道420。其中第一PMOS晶体管10与第二PMOS晶体管20共享共同P+掺杂区104。根据本发明实施例，第二PMOS晶体管20还包括一辅助栅 (AG)212，其位置较接近浮栅(FG)210，紧邻着浮栅(FG)210的一侧设置，且 辅助栅(AG)212与浮栅(FG)210之间有一空隙310，使得辅助栅(AG)212与浮 栅(FG)210至少在第二沟道420的正上方是彼此不相连、互相分隔开来的。根 据本发明实施例，辅助栅(AG)212可以是长条形结构，其平行于浮栅(FG)210 而设置。辅助栅(AG)212的线宽L可以是最小线宽或临界尺寸(critical  dimension)，且空隙310的宽度S可以是最小线宽或临界尺寸，但不限于此。 当然，L可以等于S，或者，L可以不等于S。
根据本发明实施例，选择栅(SG)110与浮栅(FG)210都是由单层的多晶硅 所构成，在其上方没有(也不需要)另形成一控制电极。此外，在选择栅(SG)110 的两相对侧壁上形成有一第一间隔壁(spacer)130，在辅助栅(AG)212的一侧壁 上及浮栅(FG)210的一侧壁上形成有一第二间隔壁230。值得注意的是，辅助 栅(AG)212与浮栅(FG)210之间的空隙310被一第三间隔壁232填满。由于 P+源极掺杂区102、共同P+掺杂区104以及P+漏极掺杂区106是在第一间隔 壁130、第二间隔壁230及第三间隔壁232形成后才被植入N型井101内， 并自动对准第一间隔壁130、第二间隔壁230及第三间隔壁232，故在进行离 子注入以形成P+源极掺杂区102、共同P+掺杂区104以及P+漏极掺杂区106 的同时，并不会将P型掺质经由空隙310注入到第二沟道420中。在进行写 入操作时，可借由辅助栅(AG)212控制其下方沟道(在接近空隙310的沟道附 近)的阻值，借由提高阻值达到降低写入电流的目的。此外，写入操作时，电 子空穴对产生的机率在接近空隙310的沟道附近会提高，因此可增加写入效 率。根据本发明实施例，如图21所示，浮栅极(FG)210的一横向延伸段210a 会延伸至一有源区域13上方，如此构成一抹除栅(EG)结构70。在有源区域 13内形成有一N+掺杂区702，其耦接至一抹除线(EL)或抹除线电压(VEL)。N+掺杂区702形成于一P型井701中。为了改善结崩溃并提高抹除效率，可选 择在P型井701中形成一N型掺杂区703，例如N+DDD(doubly doped drain) 结构。
请同时参考图22及图23，图22为图19中多次编程内存单元2的对应 电路图，图23例示出写入、抹除及读取操作电压。根据本发明实施例，第一 PMOS晶体管10在操作时是作为一选择晶体管，其选择栅(SG)110被施以一 选择栅电压(VSG)或字线电压(VWL)，其P+源极掺杂区102可被施加一源极线 电压(VSL)。第二PMOS晶体管20的P+漏极掺杂区106可被施加一位线电压 (VBL)。N+掺杂区702可被施加一抹除线电压(VEL)。浮栅(FG)210不施以任何 电压，维持浮置状态。辅助栅(AG)212被施以一辅助栅电压(VAG)。N型井101 可被施以一N型井电压(VNW)，P型井701可被施以一P型井电压(VPW)。如 图23所示，进行写入操作时(PGM(1))，源极线电压(VSL)及N型井电压(VNW) 可以为VPP，位线电压(VBL)可以是0V，选择栅电压(VSG)可以是VDD，辅助栅 电压(VAG)可以是介于-VAG至VAG之间，其中VAG＝2V～15V，抹除线电压(VEL) 可以是0V～VDD。P型井电压(VPW)可以是0V。另一种情形是，进行写入操作 时(PGM(2))，源极线电压(VSL)及N型井电压(VNW)可以为0V，位线电压(VBL) 可以是-VPP，选择栅电压(VSG)可以是-VDD，辅助栅电压(VAG)可以是-VDD或0V， 此外，辅助栅电压(VAG)也可以是介于-VAG至VAG之间，其中VAG＝2V～15V， 抹除线电压(VEL)可以是0V～-VPP。P型井电压(VPW)可以是0V。进行读取操 作时，源极线电压(VSL)及N型井电压(VNW)可以为VDD，位线电压(VBL)可以 是0～1V，选择栅电压(VSG)可以是0V～VDD，辅助栅电压(VAG)可以是0V～-VDD， 抹除线电压(VEL)可以是0V～VDD，P型井电压(VPW)可以是0V。进行抹除(ERS) 操作时，源极线电压(VSL)、N型井电压(VNW)、位线电压(VBL)、选择栅电压(VSG) 可以是0V，辅助栅电压(VAG)可以是0V或0V～-VDD，抹除线电压(VEL)可以是 VEE，其中VEE可以是5V至20V，P型井电压(VPW)可以是0V。
熟习该项技术者应能理解，图19及图21中的抹除栅(EG)结构70也可以 被应用于本说明书的其他实施例中，例如图6、图9、图14，而构成相对应 的多次编程内存单元，故在此不再赘述。
请参阅图24至图26，图24例示出本发明另一实施例中多次编程内存单 元2a的布局示意图，图25绘示出沿着图24中切线VIII-VIII’所作的横断面 示意图，图26绘示出沿着图24中切线IX-IX’所作的横断面示意图。如图 24及图26所示，本发明多次编程内存单元2a与多次编程内存单元2的主要 差异在于：多次编程内存单元2a另包括一深N型井101a。多次编程内存单 元2a同样包含一第一PMOS晶体管10及一第二PMOS晶体管20，且第二 PMOS晶体管20串接于第一PMOS晶体管10。第一PMOS晶体管10及第二 PMOS晶体管20形成在一N型井101上，而N型井101形成在深N型井101a 内。第一PMOS晶体管10包含一选择栅(SG)110、一P+源极掺杂区102、一 共同P+掺杂区104，以及一第一栅极介电层120，设于选择栅(SG)110与N型 井101之间，且在P+源极掺杂区102与共同P+掺杂区104之间具有一第一沟 道410。第二PMOS晶体管20包含一浮栅(FG)210、一P+漏极掺杂区106、 共同P+掺杂区104，以及一第二栅极介电层220，设于浮栅(FG)210与N型井 101之间，且在共同P+掺杂区104与P+漏极掺杂区106之间具有一第二沟道 420。其中第一PMOS晶体管10与第二PMOS晶体管20共享共同P+掺杂区 104。根据本发明实施例，第二PMOS晶体管20还包括一辅助栅(AG)212， 其位置较接近浮栅(FG)210，紧邻着浮栅(FG)210的一侧设置，且辅助栅 (AG)212与浮栅(FG)210之间有一空隙310，使得辅助栅(AG)212与浮栅 (FG)210至少在第二沟道420的正上方是彼此不相连、互相分隔开来的。根据 本发明实施例，辅助栅(AG)212可以是长条形结构，其平行于浮栅(FG)210而 设置。辅助栅(AG)212的线宽L可以是最小线宽或临界尺寸(critical  dimension)，且空隙310的宽度S可以是最小线宽或临界尺寸，但不限于此。 当然，L可以等于S，或者，L可以不等于S。
根据本发明实施例，选择栅(SG)110与浮栅(FG)210都由单层的多晶硅所 构成，在其上方没有(也不需要)另形成一控制电极。此外，在选择栅(SG)110 的两相对侧壁上形成有一第一间隔壁(spacer)130，在辅助栅(AG)212的一侧壁 上及浮栅(FG)210的一侧壁上形成有一第二间隔壁230。值得注意的是，辅助 栅(AG)212与浮栅(FG)210之间的空隙310会被一第三间隔壁232所填满。由 于P+源极掺杂区102、共同P+掺杂区104以及P+漏极掺杂区106是在第一间 隔壁130、第二间隔壁230及第三间隔壁232形成后才被植入N型井101内， 并自动对准第一间隔壁130、第二间隔壁230及第三间隔壁232，故在进行离 子注入以形成P+源极掺杂区102、共同P+掺杂区104以及P+漏极掺杂区106 的同时，并不会将P型掺质经由空隙310注入到第二沟道420中。在进行写 入操作时，可借由辅助栅(AG)212控制其下方沟道(在接近空隙310的沟道附 近)的阻值，借由提高阻值达到降低写入电流的目的。此外，写入操作时，电 子空穴对产生的机率在接近空隙310的沟道附近会提高，因此可增加写入效 率。根据本发明实施例，如图26所示，浮栅(FG)210的一横向延伸段210a 会延伸至一有源区域13上方，如此构成一抹除栅(EG)结构70。在有源区域 13内形成有一N+掺杂区702，其耦接至一抹除线(EL)或抹除线电压(VEL)。N+掺杂区702形成于一P型井701中。为了改善崩溃特性并提高抹除效率，可 选择在P型井701中形成一N型掺杂区703，例如N+DDD(doubly doped drain) 结构。根据本发明实施例，N型井101及P型井701都是形成在同一深N型 井101a内。
请同时参考图27及图28，图27为图24中多次编程内存单元2a的对应 电路图，图28例示出写入、抹除及读取操作电压。根据本发明实施例，第一 PMOS晶体管10在操作时是作为一选择晶体管，其选择栅(SG)110被施以一 选择栅电压(VSG)或字线电压(VWL)，其P+源极掺杂区102可被施加一源极线 电压(VSL)。第二PMOS晶体管20的P+漏极掺杂区106可被施加一位线电压 (VBL)。N+掺杂区702可被施加一抹除线电压(VEL)。浮栅(FG)210不施以任何 电压，维持浮置状态。辅助栅(AG)212被施以一辅助栅电压(VAG)。N型井101 可被施以一N型井电压(VNW)，深N型井101a可被施以一深N型井电压 (VDNW)，P型井701可被施以一P型井电压(VPW)。如图28所示，进行写入操 作时(PGM(1))，源极线电压(VSL)及N型井电压(VNW)可以为VPP，位线电压(VBL) 可以是0V，选择栅电压(VSG)可以是VDD，辅助栅电压(VAG)可以是VDD或0V。 又或者，辅助栅电压(VAG)可以是介于-VAG至VAG之间，其中VAG＝2V～15V， 抹除线电压(VEL)可以是0V～VDD。P型井电压(VPW)可以是0V，深N型井电 压(VDNW)可以是VPP。另一种情形是，进行写入操作时(PGM(2))，源极线电压 (VSL)、N型井电压(VNW)及深N型井电压(VDNW)可以为0V，位线电压(VBL) 可以是-VPP，选择栅电压(VSG)可以是-VDD，辅助栅电压(VAG)可以是介于-VAG至VAG之间，其中VAG＝2V～15V，抹除线电压(VEL)可以是0V～-VPP。P型井 电压(VPW)可以是0V。进行读取操作时，源极线电压(VSL)、N型井电压(VNW) 及深N型井电压(VDNW)可以为VDD，位线电压(VBL)可以是0～1V，选择栅电 压(VSG)可以是0V～VDD，辅助栅电压(VAG)可以是0V～-VDD，抹除线电压(VEL) 可以是0V～VDD，P型井电压(VPW)可以是0V。进行抹除(ERS)操作时，源极 线电压(VSL)、N型井电压(VNW)、位线电压(VBL)、选择栅电压(VSG)及深N 型井电压(VDNW)可以是0V，辅助栅电压(VAG)可以是0V或0V～-VDD，抹除线 电压(VEL)可以是VEE，其中VEE可以是5V至20V，P型井电压(VPW)可以是 0V。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本 领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。