用于检测通孔的电学测试结构的制备方法.pdf

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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410852300.2 (22)申请日 2014.12.30 H01L 21/66(2006.01) (71)申请人 上海集成电路研发中心有限公司 地址 201210 上海市浦东新区张江高斯路 497 号 (72)发明人 卢意飞 (74)专利代理机构 上海天辰知识产权代理事务 所 ( 特殊普通合伙 ) 31275 代理人 吴世华 林彦之 (54) 发明名称 用于检测通孔的电学测试结构的制备方法 (57) 摘要 本发明提供了用于检测通孔的电学测试结构 的制备方法，通过在设计版图时，将通孔图形与多 条相邻的金属图形的重叠区相交叉连接，且。

2、通孔 图形的尺寸大于目标通孔的尺寸，使得后续在光 刻胶中形成的通孔图案大于目标通孔图形尺寸， 从而扩大了光刻的工艺窗口，提高了光刻分辨率 和光刻精度 ；并且，以硬掩膜层为掩膜，将硬掩膜 层中的上层金属图案刻蚀到刻蚀阻挡层和上介质 层中，从而形成目标通孔图案；目标通孔的尺寸 由硬掩膜层中的上金属图案的尺寸和通孔尺寸共 同来决定，而不是由光刻胶中的通孔图形的尺寸 来决定，因此，无需对通孔图形进行拆分，就可以 获得间距更小的目标通孔，并且扩大了工艺窗口、 提高了光刻分辨率。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书6页 附图7页 (1。

3、0)申请公布号 CN 104465446 A (43)申请公布日 2015.03.25 CN 104465446 A 1/2 页 2 1.一种用于检测通孔电阻和漏电的电学测试结构的制备方法，在一表面具有下介质层 的半导体衬底上进行，其特征在于，包括 ： 步骤 01 ：设计版图 ；所述版图包括 ：按一定间距排列的多条金属图形和与多条相邻的 金属图形交叉连接的通孔图形 ；其中，每条所述金属图形由上层金属图形和下层金属图形 构成 ；所述上层金属图形的端部和与之相邻的所述下层金属图形的端部重叠，以形成重叠 区 ；所述通孔图形与多条相邻金属图形上的所述重叠区相连接，且所述通孔图形的尺寸大 于目标通孔的尺。

4、寸 ； 步骤 02 ：采用所述版图中的所述下层金属图形，在所述半导体衬底表面的下介质层中 刻蚀出多条下层金属图案，并在所述多条下层金属图案中填充金属，以形成下层金属 ； 步骤 03 ：在完成所述步骤 02 的半导体衬底上依次沉积上介质层、刻蚀阻挡层和硬掩膜 层； 步骤 04 ：采用所述版图中的所述上层金属图形，经光刻和刻蚀，在所述硬掩膜层中形 成多条上层金属图案 ； 步骤05 ：在完成所述步骤04的半导体衬底上涂覆光刻胶 ；然后采用所述版图中的所述 通孔图形，在所述光刻胶中形成所述通孔图案 ； 步骤 06 ：通过刻蚀工艺，刻蚀所述刻蚀阻挡层和所述上介质层，并停止于所述上介质 层中，从而在部分所。

5、述上介质层中形成目标通孔图案 ； 步骤 07 ：去除所述硬掩膜层表面的残余光刻胶 ； 步骤 08 ：以所述硬掩膜层为掩膜，继续向下刻蚀所述上介质层，直至暴露出所述下层 金属表面，从而在所述上介质层中形成上层金属图案和所述目标通孔 ；其中，所述目标通孔 的尺寸由所述光刻胶中的所述通孔图案与所述硬掩膜层中的所述上层金属图案的重叠区 域决定 ； 步骤 09 ：去除所述刻蚀阻挡层和所述硬掩膜层，然后向所述目标通孔中和所述上层金 属图案中填充金属，以形成填充通孔和上层金属。 2.根据权利要求1所述的制备方法，其特征在于，所述步骤01中，所述上层金属图形为 条状，所述下层金属图形为条状，所述通孔图形为条状。

6、，所述通孔图形长度方向上的两端超 出与之相连的所述金属图形的边缘。 3.根据权利要求 2 所述的制备方法，其特征在于，多条所述上层金属图形或多条所述 下层金属图形构成 ：呈“S”型连续环绕的链状。 4.根据权利要求 2 所述的制备方法，其特征在于，多条所述上层金属图形或多条所述 下层金属图形构成 ：呈多根叉指型交叉排布的链状。 5.根据权利要求 1 所述的制备方法，其特征在于，所述步骤 05 中，在涂覆光刻胶之前， 先在完成所述步骤 04 的半导体衬底上涂覆底部抗反射层。 6.根据权利要求 5 所述的制备方法，其特征在于，所述步骤 06 包括 ：首先，在所述底部 抗反射层中刻蚀出所述多条通孔图。

7、案，然后，刻蚀所述刻蚀阻挡层和所述上介质层。 7.根据权利要求 5 所述的制备方法，其特征在于，所述步骤 07 还包括 ：去除所述硬掩 膜层表面的所述底部抗反射层。 8.根据权利要求1-7任意一项所述的制备方法，其特征在于，所述步骤06、所述步骤08 或所述步骤 09 中，采用等离子体干法刻蚀工艺。 权 利 要 求 书CN 104465446 A 2/2 页 3 9.根据权利要求1-7任意一项所述的制备方法，其特征在于，所述步骤07中，去除所述 残余光刻胶采用干法刻蚀工艺。 10.根据权利要求1所述的制备方法，其特征在于，所述步骤02或所述步骤09中，所述 填充金属采用铜电镀法。 权 利 要 。

8、求 书CN 104465446 A 1/6 页 4 用于检测通孔的电学测试结构的制备方法 技术领域 0001 本发明涉及半导体技术领域，具体涉及用于检测通孔电阻和漏电的电学测试结构 的制备方法。 背景技术 0002 根据摩尔定律，半导体器件关键尺寸的不断缩小，互连线的线宽尺寸也持续减小， 为了获得互连线介电膜中更低的电阻和电容，0.13um 及以下的工艺代，逐步由铜互连代替 了铝互连。由于金属铜干法刻蚀难度大，一般采用双大马士革工艺来形成铜互连和通孔。 0003 铜互连工艺中，电阻和漏电是工艺非常关注的部分，电阻的大小影响器件的速度， 漏电的大小影响器件的可靠性，漏电过大甚至会导致器件失效，所。

9、以在工艺开发过程中，会 设计一些结构来监控铜互连结构的电阻和漏电，一旦发现电阻和漏电值超出规格，就说明 工艺存在一定的问题。 0004 现有的检测通孔电阻和漏电的电学测试结构通常包括上层金属，通孔和下层金 属 ；在该电学测试结构的制备过程中，由于互连尺寸不断缩小，对于小尺寸通孔的电学测试 结构采用的版图中的图形间的关键尺寸逐渐达到了单次光刻技术的极限，光刻的工艺窗口 越来越小，这将会导致对光刻分辨率的要求越来越高 ；为了提高光刻分辨率，可以采用图形 拆分拼接技术等工艺，利用大尺寸的图形来拼接形成小尺寸的图形 ；然而，针对多层图形需 要拆分多次，多次图形拆分拼接技术的应用无疑增加了工艺复杂度和工。

10、艺成本 ；例如，在制 备电学测试结构中，不仅需要拆分上、下层金属图形，还需要拆分通孔图形。 0005 因此，在检测小尺寸通孔电阻和漏电的电学测试结构的制备过程中，研究如何在 不增加成本和工艺复杂度的前提下，提高光刻分辨率和光刻精度具有重要意义。 发明内容 0006 为了克服以上问题，本发明旨在提供一种用于检测通孔电阻和漏电的电学测试结 构的制备方法，通过对版图进行设计，在无需对通孔版图进行拆分的前提下，提高通孔的光 刻分辨率，进而简化工艺步骤。 0007 为了实现上述目的，本发明提供了一种用于检测通孔电阻和漏电的电学测试结构 的制备方法，在一表面具有下介质层的半导体衬底上进行，其包括 ： 00。

11、08 步骤 01 ：设计版图 ；所述版图包括 ：按一定间距排列的多条金属图形和与多条相 邻的金属图形交叉连接的通孔图形 ；其中，每条所述金属图形由上层金属图形和下层金属 图形构成 ；所述上层金属图形的端部和与之相邻的所述下层金属图形的端部重叠，以形成 重叠区 ；所述通孔图形与多条相邻金属图形上的所述重叠区相连接，且所述通孔图形的尺 寸大于目标通孔的尺寸 ； 0009 步骤 02 ：采用所述版图中的所述下层金属图形，在所述半导体衬底表面的下介 质层中刻蚀出多条下层金属图案，并在所述多条下层金属图案中填充金属，以形成下层金 属； 说 明 书CN 104465446 A 2/6 页 5 0010 步。

12、骤 03 ：在完成所述步骤 02 的半导体衬底上依次沉积上介质层、刻蚀阻挡层和硬 掩膜层 ； 0011 步骤 04 ：采用所述版图中的所述上层金属图形，经光刻和刻蚀，在所述硬掩膜层 中形成多条上层金属图案 ； 0012 步骤05 ：在完成所述步骤04的半导体衬底上涂覆光刻胶 ；然后采用所述版图中的 所述通孔图形，在所述光刻胶中形成所述通孔图案 ； 0013 步骤 06 ：通过刻蚀工艺，刻蚀所述刻蚀阻挡层和所述上介质层，并停止于所述上 介质层中，从而在部分所述上介质层中形成目标通孔图案 ； 0014 步骤 07 ：去除所述硬掩膜层表面的残余光刻胶 ； 0015 步骤 08 ：以所述硬掩膜层为掩膜。

13、，继续向下刻蚀所述上介质层，直至暴露出所述 下层金属表面，以在所述上介质层中形成上层金属图案和所述目标通孔 ；其中，所述目标通 孔的尺寸由所述光刻胶中的所述通孔图案与所述硬掩膜层中的所述上层金属图案的重叠 区域决定 ； 0016 步骤 09 ：去除刻蚀阻挡层和硬掩膜层，然后向目标通孔中和上层金属图案中填充 金属，以形成填充通孔和上层金属。 0017 优选地，所述步骤 01 中，所述上层金属图形为条状，所述下层金属图形为条状，所 述通孔图形为条状，所述通孔图形长度方向上的两端超出与之相连的所述金属图形的边 缘。 0018 优选地，多条所述上层金属图形或多条所述下层金属图形构成 ：呈“S”型连续环。

14、 绕的链状。 0019 优选地，多条所述上层金属图形或多条所述下层金属图形构成 ：呈多根叉指型交 叉排布的链状。 0020 优选地，所述步骤 05 中，在涂覆光刻胶之前，先在完成所述步骤 04 的半导体衬底 上涂覆底部抗反射层。 0021 优选地，所述步骤 06 包括 ：首先，在所述底部抗反射层中刻蚀出所述多条通孔图 案，然后，刻蚀所述刻蚀阻挡层和所述上介质层。 0022 优选地，所述步骤 07 还包括 ：去除所述硬掩膜层表面的所述底部抗反射层。 0023 优选地，所述步骤06、所述步骤08或所述步骤09中，采用等离子体干法刻蚀工艺。 0024 优选地，所述步骤 07 中，去除所述残余光刻胶采。

15、用干法刻蚀工艺。 0025 根据权利要求 1 所述的制备方法，其特征在于，所述步骤 02 或所述步骤 09 中，所 述填充金属采用铜电镀法。 0026 本发明的用于检测通孔电阻和漏电的电学测试结构的制备方法，通过在设计版图 时，将通孔图形与多条相邻的金属图形的重叠区相交叉连接且通孔图形的尺寸大于目标 通孔顶部的尺寸，使得后续在光刻胶中形成的通孔图案大于目标通孔图形尺寸，从而扩大 了刻蚀工艺窗口，提高了光刻分辨率和光刻精度 ；并且，可以通过调节刻蚀气体及参数，使 硬掩膜层的刻蚀速率相比于刻蚀阻挡层、下介质层较小，这样，能够以硬掩膜层为掩膜，将 硬掩膜层中的上层金属图案刻蚀到刻蚀阻挡层和下介质层中。

16、，从而形成目标通孔图案，由 此可见，目标通孔的尺寸由硬掩膜层中的上金属图案的尺寸和通孔尺寸共同来决定，而不 是由光刻胶中的通孔图形的尺寸来决定，因此，无需对通孔图形进行拆分，就可以获得间距 说 明 书CN 104465446 A 3/6 页 6 更小的目标通孔，光刻胶中的通孔图案起到了扩大工艺窗口、提高光刻分辨率的作用。 附图说明 0027 图 1 为本发明的一个较佳实施例的电学测试结构的版图的各个结构分解示意图 0028 图 2 为本发明的一个较佳实施例的电学测试结构的版图的结构示意图 0029 图 3 为本发明的一个较佳实施例的电学测试结构的版图的结构示意图 0030 图 4 为本发明的一。

17、个较佳实施例的电学测试结构的版图的结构示意图 0031 图 5 为本发明的一个较佳实施例的电学测试结构的版图的结构示意图 0032 图 6 为本发明的一个较佳实施例的电学测试结构的制备方法的流程示意图 0033 图 7-14 为本发明的一个较佳实施例的电学测试结构的制备过程的示意图 0034 图 15 为本发明的一个较佳实施例中制备出的电学测试结构的俯视结构示意图 具体实施方式 0035 为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一 步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也 涵盖在本发明的保护范围内。 0036 如前所述，当互连尺。

18、寸不断减小时，测试结构中的上层金属和下层金属以及通孔 尺寸和最小间距也都越来越小，对光刻分辨率的要求越来越高，逐渐达到了单次光刻分辨 率的极限 ；如果采用图形拆分技术，将需要对每一层图形都进行拆分，无疑增加了工艺复杂 度和工艺成本 ；为了避免多次图形拆分带来的繁杂步骤和工艺成本，本发明对版图中的通 孔图形进行改进，使得在后续光刻胶中形成的通孔图案尺寸大于目标通孔尺寸，扩大了光 刻工艺窗口 ；并且，通过调整刻蚀选择比，使硬掩膜层的刻蚀速率远小于刻蚀阻挡层和下介 质层的刻蚀速率，从而使硬掩膜层起到掩膜作用，将通孔图案与硬掩膜层中的上层金属图 案刻蚀到刻蚀阻挡层和上介质层中，同时在上介质层中形成上层。

19、金属层图案和目标通孔， 最终形成的目标通孔顶部的尺寸小于版图中通孔图形的尺寸，也即实现了测试结构中的更 小尺寸更小间距的通孔。 0037 本发明的测试结构的制备过程中所采用的版图包括 ：按一定间距排列的多条金属 图形和与多条相邻的金属图形交叉连接的通孔图形 ；其中，每条金属图形由上层金属图形 和下层金属图形构成 ；上层金属图形的端部和与之相邻的下层金属图形的端部重叠，以形 成重叠区 ；通孔图形与多条相邻金属图形上的重叠区相连接，且通孔图形的尺寸大于目标 通孔顶部的尺寸。 0038 本发明的一个实施例中的测试结构的版图中各个结构，请参阅图 1，上层金属图 形、下层金属图形和通孔图形均为条状 ；通。

20、孔图形的尺寸大于目标通孔的尺寸，这样能够使 光刻胶中通孔图案的尺寸大于目标通孔顶部尺寸，从而扩大光刻的工艺窗口，提高光刻分 辨率和光刻精度。 0039 下面采用图 1 中的各个图形来构成测试结构的各种版图图形 ； 0040 请参阅图 2，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多 条上金属层图形 1 构成呈“S”型连续环绕的链状，在水平排布的每条链上，每条下层金属图 形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区 ；每条通孔图形3交叉 说 明 书CN 104465446 A 4/6 页 7 连接相邻的两条水平排布的链上的重叠区 ；且通孔图形 3 长度方向上的两端。

21、超出了与之相 连的上层金属图形 1 和下层金属图形 2 的边缘 ； 0041 请参阅图 3，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多 条上金属层图形 1 构成呈“S”型连续环绕的链状，在水平排布的每条链上，每条下层金属图 形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区 ；每条通孔图形3交叉 连接相邻的三条水平排布的链上的重叠区 ；且通孔图形 3 长度方向上的两端超出了与之相 连的上层金属图形 1 和下层金属图形 2 的边缘 ； 0042 请参阅图 4，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多 条上金属层图形 1 构成呈多根叉指型交叉排布的链。

22、状，在水平排布的每条链上，每条下层 金属图形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区 ；每条通孔图形 3 交叉连接相邻的两条水平排布的链上的重叠区 ；且通孔图形 3 长度方向上的两端超出了 与之相连的上层金属图形 1 和下层金属图形 2 的边缘 ； 0043 请参阅图 5，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多 条上金属层图形 1 构成呈多根叉指型交叉排布的链状，在水平排布的每条链上，每条下层 金属图形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区 ；每条通孔图形 3 交叉连接相邻的三条水平排布的链上的重叠区 ；且通孔图形 3 长度方向上的两。

23、端超出了 与之相连的上层金属图形 1 和下层金属图形 2 的边缘。 0044 需要说明的是，上层金属图形、下层金属图形和通孔图形分别位于三个掩膜版，将 该三个掩膜版依次重叠起来，能够形成上述版图中的图形。上述图 2-5 中的上金属层图形 和下金属层图形可以互换。 0045 以下结合附图 6-14 以采用图 4 中所示版图为例对本发明的用于检测通孔电阻和 漏电的电学测试结构的制备方法作进一步详细说明。其中，图 6 为本发明的一个较佳实施 例的电学测试结构的制备方法的流程示意图，图 7-13 为本发明的一个较佳实施例的电学 测试结构的制备过程的示意图。需说明的是，图 7-13 是各个制备过程中沿图。

24、 2 中的虚线截 面示意图 ；附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅 助说明本实施例的目的。 0046 本实施例中，请参阅图 6，用于监测通孔电阻和漏电的电学测试结构的制备方法， 在一表面具有下介质层的半导体衬底上进行，其包括以下步骤 ： 0047 步骤 01 ：设计版图 ；本步骤中设计出如图 4 中所示的版图图形 ；其中，上层金属图 形、下层金属图形和通孔图形分别位于各自的掩膜版中。 0048 步骤 02 ：请参阅图 7，采用版图中的下层金属图形，在半导体衬底 100 表面的下介 质层 101 中刻蚀出多条下层金属图案，并在多条下层金属图案中填充金属，以形成下。

25、层金 属 102 ； 0049 具体的，采用下层金属图形掩膜版，经光刻和刻蚀工艺如等离子体干法刻蚀工艺 来刻蚀出多条下层金属图案 ；可以采用铜电镀法在下层金属图案中填充金属铜，从而在下 介质层 101 中形成了下层金属 102。 0050 步骤 03 ：请参阅图 8，在完成步骤 02 的半导体衬底 100 上依次沉积上介质层 103、 刻蚀阻挡层 104 和硬掩膜层 105 ； 0051 具体的，可以但不限于采用化学气相沉积法来依次沉积上介质层 103、刻蚀阻挡层 说 明 书CN 104465446 A 5/6 页 8 104 和硬掩膜层 105。 0052 步骤 04 ：请参阅图 9，采用版。

26、图中的上层金属图形，经光刻和刻蚀，在硬掩膜层 105 中形成多条上层金属图案 ； 0053 具体的，采用上层金属图形掩膜版，经光刻和刻蚀工艺如等离子体干法刻蚀工艺 来刻蚀出上层金属图案 ；这里，还可以包括首先对上层金属图形进行双重图形化拆分，然后 再进行光刻和刻蚀。 0054 步骤 05 ：请参阅图 10，在完成步骤 04 的半导体衬底 100 上涂覆光刻胶 107 ；然后 采用版图中的通孔图形，在光刻胶 107 中形成通孔图案 ； 0055 具体的，在涂覆光刻胶之前先涂覆底部抗反射层 106，如图 10 所示 ；然后，采用通 孔图形掩膜版经曝光、显影等工序在光刻胶 107 中形成通孔图案。 。

27、0056 步骤 06 ：请参阅图 11，通过刻蚀工艺，刻蚀刻蚀阻挡层 04 和上介质层 103，并停 止于上介质层 103 中，从而在部分上介质层中 103 形成目标通孔图案 ； 0057 具体的，该步骤 06 包括 ： 0058 首先，在底部抗反射层 106 中刻蚀出多条目标通孔图案 ； 0059 然后，刻蚀刻蚀阻挡层 104 和上介质层 103，并停止于上介质层 103 中 ； 0060 这里，可以通过调节刻蚀工艺条件和参数，例如选择对底部抗反射层 106 和硬掩 膜层 105 的刻蚀选择比大的，且对底部抗反射层 106、刻蚀阻挡层 104 和上介质层 103 的刻 蚀选择比接近的工艺气体。

28、，硬掩膜层 105 就可以起到掩膜作用，而不被刻蚀掉或刻蚀的极 少 ；这样，底部抗反射层 106 刻蚀出光刻胶 107 中的通孔图案，而在刻蚀阻挡层 104 和上介 质层 103 中刻蚀出硬掩膜层 105 中的上层金属图案，如图 11 所示。 0061 之所以要停止于上介质层 103 中，而不继续刻蚀下去，是为了后续一次性刻蚀上 层金属图案和通孔图形，获得符合深度要求的上层金属图案和通孔图形。 0062 步骤 07 ：请参阅图 12，去除硬掩膜层 105 表面的残余光刻胶 107 ； 0063 具体的，本步骤07中，包括 ：去除硬掩膜层105表面的底部抗反射层106和残余光 刻胶 107。去除。

29、残余光刻胶 107 和底部抗反射层 106 的方法采用干法刻蚀工艺。 0064 步骤08 ：请参阅图13，以硬掩膜层105为掩膜，继续向下刻蚀上介质层103直至暴 露出下层金属 102 表面，从而在上介质层 103 中形成上层金属图案和目标通孔 ； 0065 具体的，可以但不限于采用等离子体干法刻蚀工艺，这里可以沿用上述步骤 06 中 的刻蚀气体继续刻蚀，也可以采用对上介质层103、刻蚀阻挡层104相对于硬掩膜层105、下 层金属 102 的刻蚀选择比大的刻蚀气体，以避免对下层金属 102 的过刻蚀。 0066 其中，目标通孔的尺寸由光刻胶 107 中的通孔图案与硬掩膜层 104 中的上层金属。

30、 图案的重叠区域决定 ； 0067 步骤 09 ：请参阅图 14，去除刻蚀阻挡层 104 和硬掩膜层 105，然后向目标通孔中和 上层金属图案中填充金属，以形成填充通孔和上层金属。 0068 具体的，可以采用铜电镀填充铜金属，从而完成电学测试结构的制备。 0069 如图 15 所示，本实施例中制备出的电学测试结构的俯视结构示意图，目标通孔 203 位于上层金属 201 和下层金属 202 的重叠区域 ；当对目标通孔 203 进行测试时，将上层 金属 201 和下层金属 202 分别引出，将引出极分别于探针相连采用两端测试法进行测试。 上、下层金属 201、202 的引出和测试过程为本领域技术人。

31、员可以知晓的，本发明对此不再 说 明 书CN 104465446 A 6/6 页 9 赘述。 0070 综上所述，本发明的用于检测通孔电阻和漏电的电学测试结构的制备方法，通过 在设计版图时，将通孔图形与多条相邻的金属图形的重叠区相交叉连接且通孔图形的尺 寸大于目标通孔顶部的尺寸，使得后续在光刻胶中形成的通孔图案大于目标通孔图形尺 寸，从而扩大了刻蚀工艺窗口，提高了光刻分辨率和光刻精度 ；并且，可以通过调节刻蚀气 体及参数，使硬掩膜层的刻蚀速率相比于刻蚀阻挡层、下介质层较小，这样，能够以硬掩膜 层为掩膜，将硬掩膜层中的上层金属图案刻蚀到刻蚀阻挡层和下介质层中，从而形成目标 通孔图案，由此可见，目。

32、标通孔的尺寸由硬掩膜层中的上金属图案的尺寸和通孔尺寸共同 来决定，而不是由光刻胶中的通孔图形的尺寸来决定，因此，无需对通孔图形进行拆分，就 可以获得间距更小的目标通孔，光刻胶中的通孔图案起到了扩大工艺窗口、提高光刻分辨 率的作用 0071 虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而 已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若 干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。 说 明 书CN 104465446 A 1/7 页 10 图1 图2 说 明 书 附 图CN 104465446 A 2/7 页 11 图3 图4 说 明 书 附 图CN 104465446 A 3/7 页 12 图5 说 明 书 附 图CN 104465446 A 4/7 页 13 图6 说 明 书 附 图CN 104465446 A 5/7 页 14 图7 图8 图9 说 明 书 附 图CN 104465446 A 6/7 页 15 图 10 图 11 图 12 说 明 书 附 图CN 104465446 A 7/7 页 16 图 13 图 14 图 15 说 明 书 附 图CN 104465446 A 。