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1、(10)申请公布号 (43)申请公布日 (21)申请号 201310439837.1(22)申请日 2013.09.24H01L 21/02(2006.01)(71)申请人工业和信息化部电子第五研究所地址 510610 广东省广州市天河区东莞庄路110号(72)发明人林晓玲 章晓文 陆裕东 苏菊花(74)专利代理机构广州华进联合专利商标代理有限公司 44224代理人万志香 曾旻辉(54) 发明名称3D叠层芯片封装器件的芯片分离方法(57) 摘要本发明公开了一种3D叠层芯片封装器件的芯片分离方法，包括如下步骤：声学扫描显微检测3D叠层芯片封装ULSI试样的内部结构，确定所需研磨区域及其面积；用热。
2、熔蜡将3D叠层芯片封装ULSI试样固定在研磨台上；研磨：根据上述研磨区域的面积，选择研磨钻头、研磨力度和研磨方向，去除封装材料和芯片，研磨至目标芯片表面覆盖的保护层；采用化学腐蚀法，去除上述的保护层。本发明以研磨为主，化学腐蚀为辅；研磨针对特定局部区域进行去除，不损伤下层芯片内部结构及其键合引线；化学腐蚀法将目标芯片表面上覆盖的保护层或芯片粘结剂去除，目标芯片暴露；所得的目标芯片内部结构和芯片上的键合引线完整不受损，方便后续的电测分析。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书4页 附图2页(10)申请公布号 CN 104465315 。
3、A(43)申请公布日 2015.03.25CN 104465315 A1/1页21.一种3D叠层芯片封装器件的芯片分离方法，其特征在于，包括如下步骤：（1）确定研磨区域及其面积声学扫描显微检测3D叠层芯片封装ULSI试样的内部结构，确定研磨区域及其面积；（2）固定用热熔蜡将3D叠层芯片封装ULSI试样固定在研磨台上；（3）研磨根据步骤（1）所确定的研磨区域及其面积，选择研磨钻头、研磨力度和研磨方向，去除研磨区域的封装材料和芯片，研磨至目标芯片表面覆盖的保护层；所述研磨中：若研磨面积为3-6mm，研磨钻头为1mm，若研磨面积为7-15mm，研磨钻头为3mm，若研磨面积为大于15mm，研磨钻头为5。
4、mm;（4）化学腐蚀采用化学腐蚀法，去除步骤（3）所述的保护层。2.根据权利要求1所述的3D叠层芯片封装器件的芯片分离方法，其特征在于，步骤（3）所述研磨为步进式研磨。3.根据权利要求1所述的3D叠层芯片封装器件的芯片分离方法，其特征在于，步骤（3）所述研磨方向为：XY方向或X方向或Y方向。4.根据权利要求1所述的3D叠层芯片封装器件的芯片分离方法，其特征在于，步骤（4）所述化学腐蚀法为：浓硫酸腐蚀。5.根据权利要求1所述的3D叠层芯片封装器件的芯片分离方法，其特征在于，步骤（2）所述的固定和步骤（3）所述的研磨中还包括校准：所述校准是通过测量研磨区域表面上不同点的厚度，同时调节研磨台的高度，。
5、以调整研磨面的平整度。6.根据权利要求1-5任一项所述的3D叠层芯片封装器件的芯片分离方法，其特征在于，还包括监测：利用金相显微镜监测步骤（3）所述研磨和步骤（4）所述化学腐蚀的进度。权 利 要 求 书CN 104465315 A1/4页33D 叠层芯片封装器件的芯片分离方法技术领域0001 本发明涉及芯片分离方法，特别是涉及一种3D叠层芯片封装器件的芯片分离方法。背景技术0002 3D叠层芯片封装技术采用立体空间实现多芯片互连，在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向利用引线键合或者穿透硅通孔TSV互连等方式叠放两个或以上芯片。3D叠层芯片封装超大规模集成电路（ULSI）在提高。
6、电路性能的同时，极大地降低了电路的功耗，成为高性能器件的新宠。0003 目前，对于全新的3D ULSI产品，有时会通过破坏性的物理分析，检查其内部结构，这需要将3D ULSI内部的多层芯片逐层暴露，并对各层的内部结构进行内目检，以便验证其内部材料、设计和结构是否符合适用的设计文件要求或其它规定要求。0004 而对使用过并出现失效的3D ULSI，需要先利用缺陷定位技术定位到缺陷在具体哪层芯片，再将该层芯片暴露出来进行物理分析，对缺陷部位进行形貌观察分析及失效机理确认。当缺陷在顶层芯片上时，可利用单一芯片封装ULSI的分离方法，即通过传统的化学腐蚀法用硝酸等腐蚀液对塑料封装材料的腐蚀作用而实现去。
7、除，或通过机械开封法用锉刀或者小型铣床将陶瓷或金属封装盖板撬起并去除。这两种样品处理方法可以实现塑料封装、陶瓷封装、金属外壳封装等多种封装材料的去除；但3D叠层芯片封装ULSI含有两个或以上芯片，当缺陷在非顶层芯片上时，除了去除掉ULSI的封装材料外，还需将目标芯片之上的其它芯片去除以露出目标芯片并进行分析；另外，3D叠层芯片封装ULSI除了封装材料之外，还有其它芯片及芯片间粘结剂。而且，当3D ULSI的非顶层芯片暴露出来后，可能需要进行再一次的缺陷定位。现有的针对芯片级缺陷的探测技术，如机械探针、光发射显微技术、红外热像法、液晶法、电子束测试等，均需要给器件加上一定的电压偏置以复现失效现象。
8、，这就要求器件的电性能良好。因此，对失效的3D叠层芯片封装ULSI进行非顶层芯片暴露时，必须保证在去除封装材料、上层芯片等的同时，确保目标芯片层的电性能良好，即目标芯片层的内部结构、芯片上的键合焊盘、键合引线等都必须完好不受损。0005 由于芯片材质为硅（Si），无法用化学腐蚀法去除，即使是用氢氟酸（HF）浸泡，也不能将其腐蚀去除。而机械开封法主要是用于陶瓷盖板封装或者金属壳封装器件的开封，通过磨或撬相结合的方法将封装外壳材料去除，露出封装内腔，但该方法无法对封装腔体内的芯片进行局部处理并保留引线无损。0006 因此，传统的化学腐蚀或机械开封法无法满足3D叠层芯片封装ULSI非顶层芯片物理分析。
9、的需求。如何将目标芯片之上的芯片去除，是3D叠层芯片封装ULSI失效分析/物理分析过程中遇到的棘手问题。发明内容0007 基于此，本发明的目的是提供一种3D叠层芯片封装器件的芯片分离方法。说 明 书CN 104465315 A2/4页40008 解决上述技术问题的具体技术方案如下：0009 一种3D叠层芯片封装器件的芯片分离方法，包括如下步骤：0010 （1）确定研磨区域及其面积0011 声学扫描显微检测3D叠层芯片封装ULSI试样的内部结构，如器件内部的芯片层数、芯片面积大小，并确定研磨区域及其面积；0012 （2）固定0013 用热熔蜡将3D叠层芯片封装ULSI试样固定在研磨台上；0014。
10、 （3）研磨0015 根据步骤（1）所确定的研磨区域及其面积，选择研磨钻头、研磨力度、深度和速度，去除研磨区域的封装材料和芯片，研磨至目标芯片表面覆盖的保护层；所述研磨中：若研磨面积为3-6mm，研磨钻头为1mm，若研磨面积为7-15mm，研磨钻头为3mm，若研磨面积为大于15mm，研磨钻头为5mm；0016 （4）化学腐蚀0017 采用化学腐蚀法，去除步骤（3）所述的保护层。0018 在其中一些实施例中，步骤（3）0019 在其中一些实施例中，所述研磨为步进式研磨，即步进施加研磨力度，对于同一种材质，初始时力度较大，例：一次研磨总研磨厚度的1/4-1/2，随着研磨的进行，力度逐渐减少。研磨力。
11、度是指通过刻度旋钮设置向下研磨的厚度而施加相应的力；研磨力度决定了每次研磨去除的厚度。0020 在其中一些实施例中，步骤（3）所述的研磨力度为步骤（3）所述研磨方向为：XY方向或X方向或Y方向。0021 在其中一些实施例中，步骤（2）所述的固定和步骤（3）所述的研磨中还包括校准：所述校准是通过测量研磨区域表面上不同点的厚度，同时调节研磨台的高度，以调整研磨面的平整度。0022 在其中一些实施例中，所述化学腐蚀法为：采用浓硫酸腐蚀。0023 在其中一些实施例中，还包括监测：利用金相显微镜监测步骤（3）所述研磨和步骤（4）所述化学腐蚀的进度。0024 本发明所述的一种3D叠层芯片封装器件的芯片分离。
12、方法具有如下优点和有益效果：0025 （1）本发明所述的芯片分离方法中，以研磨技术为主，化学腐蚀法为辅；主要利用区域制样研磨技术实现微米级的区域研磨，可以深入到封装腔体内部，针对特定局部区域（如仅对芯片面积大小的上方区域）进行研磨去层，在去除某层芯片和封装材料，同时不损伤下层芯片内部结构及其键合引线；其中，所述研磨中：若研磨面积为3-6mm，研磨钻头为1mm，若研磨面积为7-15mm，研磨钻头为3mm，若研磨面积为大于15mm，研磨钻头为5mm；再辅以化学腐蚀法将目标芯片表面上覆盖的保护层或芯片粘结剂去除，使目标芯片表面清晰暴露出来；所暴露出来的目标芯片，内部结构和芯片上的键合引线等完整不受损。
13、，即电性能良好，方便后续对该层芯片的电测分析；0026 （2）本发明所述的芯片分离方法中，采用热熔蜡固定样品的方法避免了采用夹具夹紧固定时对封装内部芯片造成的受迫破裂或者翘曲损伤，使研磨时样品的厚度、尺寸不说 明 书CN 104465315 A3/4页5受约束；0027 （3）本发明所述的芯片分离方法中，采用多点厚度测量，配合调整研磨台的校准方法使研磨表面平整，避免不必要的倾斜研磨损伤。0028 （4）本发明所述的芯片分离方法中，还采用金相显微镜观察各个材料在研磨过程中的颜色变化以实现实时监测研磨进度，据此调整研磨力度，不仅摆脱了对样品数量的依赖，还进一步确保研磨区域的大小、深度可控，避免过度。
14、研磨或者研磨不足；0029 （5）本发明所述的芯片分离方法实现了3D叠层芯片封装器件内部多层芯片的逐层暴露，解决了3D叠层芯片封装器件非顶层芯片物理分析难的问题，还可使一些3D叠层芯片封装的失效器件的失效分析得以顺利完成，确定其最终的失效原因及机理，防止失效的重复出现，对提高器件的可靠性具有重要意义。附图说明0030 图1为实施例1所述的存储器中芯片分离方法的技术流程图；0031 图2为实施例1所述的存储器的内部结构示意图；其中，1为第一层芯片，2为第二层芯片；0032 图3为实施例1所述的存储器中第二层芯片的局部形貌金相显微镜图；0033 图4为实施例1所述的存储器中第二层芯片局部形貌及引线。
15、形貌金相显微镜图。具体实施方式0034 以下将结合具体实施例对本发明做进一步说明。0035 其中，下述实施例中所述声学扫描显微检测是指超声波扫描显微镜，简称C-SAM；0036 所述热熔蜡生产厂家美国ALLIED公司。0037 实施例10038 本实施例以内含NAND Flash+Mobile SDRAM两个芯片（两层芯片采用十字交叉型叠层形式）的存储器为例，通过分离获得第二层芯片，其分离方法，包括如下步骤（技术流程图参见图1）：0039 （1）确定研磨区域及其面积0040 声学扫描显微检测（C-SAM）存储器的内部结构，如图2所示，存储器为十字交叉型双边引线封装，其中，1为第一层芯片，2为第。
16、二层芯片；确定研磨区域的为封装材料和1第一层芯片，面积为8mm；同时测量存储器初始厚度约为1mm，根据经验，通常最上层的封装材料约占存储器总厚度的1/3，这为后续研磨步骤中研磨封装材料时的研磨力度提供参考；0041 （2）固定0042 将存储器试样用热融蜡固定在研磨台上；由于热熔蜡受热会流动，冷却时可能造成器件表面的不平整，通过测量研磨区域表面上不同点芯片的厚度，同时配合调节研磨台的高度，以调整研磨面的平整度。0043 （3）研磨0044 根据步骤（1）所述研磨区域及其面积，选择研磨钻头3mm，金相显微镜监测研磨进度，同时采用步进式研磨，初始研磨力度设置为向下研磨100m，从研磨方向X、Y两方。
17、向进行研磨，去除封装材料和第二层芯片的上层芯片，研磨至第二层芯片表面覆盖的保护层，即说 明 书CN 104465315 A4/4页6透过该保护层透明材质可观察到该层芯片内部结构时停止研磨；研磨过程中，根据金相显微镜监测的存储器内部材质颜色、形貌变化，观察研磨的进程，并调整研磨力度，对于同一种材质，研磨力度逐渐减少。未被研磨的塑封料呈黑色，被研磨过的塑封料颜色呈浅灰色，且形貌细致。硅片在未被研磨之前，呈光亮的镜面状。被研磨之后，颜色呈浅灰色，研磨后形成的形貌会明显的粗糙。当上层硅片被研磨到很薄一层时，透过该薄层可看到下层芯片的内部结构。继续研磨，可看到第二层芯片上的保护层（通常为聚酰亚胺），呈橙。
18、黄色透明状，透过该保护层，可更清楚的看到下层芯片的内部结构。0045 （4）化学腐蚀0046 采用浓硫酸去除步骤（3）所述的第二层芯片表面覆盖的保护层（通常为聚酰亚胺），即可露出清晰完整的第二层芯片表面。通过金相显微镜仔细检测器件，观察第二层芯片的内部结构、芯片上的键合引线，结果参见图3和图4，其中，图3为第二层芯片的局部形貌图，图4为第二层芯片局部形貌及引线形貌图。0047 从图3和图4可知：采用本发明所述的分离方法，所分离得到的目标芯片的键合引线完整未受损，且下层芯片的内部结构及其键合引线完整未受损。0048 若目标芯片为其他3D叠层芯片封装器件的第三层、第四层等芯片时，则重复上述研磨和化学腐蚀步骤以去除更下层的芯片。0049 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。说 明 书CN 104465315 A1/2页7图1图2图3说 明 书 附 图CN 104465315 A2/2页8图4说 明 书 附 图CN 104465315 A。