半导体组件及其制造方法.pdf

本发明提供一种半导体组件及其制造方法，半导体组件包含半导体基材、栅极结构位于部分的基材上、以及数个应变结构位于此部分基材的任一边上且由不同于半导体基材的半导体材料所构成。此部分的基材为T字型，而具有一水平区与一垂直区，此垂直区自水平区而以一方向远离基材的表面。

权利要求书1.  一种半导体组件的制造方法，其特征在于，包含： 接收一半导体基材； 形成一栅极结构于该半导体基材的一表面上，该栅极结构包含一间隙壁位 于该栅极结构的一侧壁上； 进行一干式蚀刻，以在该半导体基材中形成一凹陷，其中该凹陷为一U 字型，且该U字型具有一侧与该间隙壁对齐； 形成一虚设间隙壁于该间隙壁上与该凹陷的该侧上，其中该虚设间隙壁直 接形成于且直接接触位于该栅极结构的该侧壁上的该间隙壁； 进行另一干式蚀刻，以垂直延伸该凹陷，其中经延伸的该凹陷具有一侧对 齐该虚设间隙壁； 以选择性调整进行一湿式蚀刻，以修改该凹陷，借以使该栅极结构位于该 半导体基材的一部分上，其中该半导体基材的该部分是一T字型，且该T字 型具有一水平区与一垂直区，该垂直区自该水平区以一方向远离该半导体基材 的该表面； 于进行该湿式蚀刻后，移除该虚设间隙壁；以及 以一半导体材料填充该凹陷，其中该半导体材料不同于该半导体基材。 2.  根据权利要求1所述的半导体组件的制造方法，其特征在于，还包含 于进行该湿式蚀刻前，进行一植入工艺，以在该半导体基材中形成数个掺杂区； 其中，该干式蚀刻移除该些掺杂区的一部分；以及 其中，该些掺杂区的一留下部分做为该湿式蚀刻的一蚀刻终止。 3.  根据权利要求1所述的半导体组件的制造方法，其特征在于，以选择 性调整进行的该湿式蚀刻利用氢氧化四甲基铵、异丙醇与水所构成的一湿式溶 液。 4.  根据权利要求3所述的半导体组件的制造方法，其特征在于，其中该 氢氧化四甲基铵、异丙醇与水具有一体积比1：1：8，且该湿式溶液是处于室 温。 5.  根据权利要求1所述的半导体组件的制造方法，其特征在于，还包含 在以一半导体材料填充该凹陷之前，进行一前清洁工艺来清洁该凹陷。 6.  根据权利要求4所述的半导体组件的制造方法，其特征在于，其中该 前清洁是以氟化氢溶液来清洁该凹陷。 7.  根据权利要求1所述的半导体组件的制造方法，其特征在于，其中该 干式蚀刻工艺是利用溴化氢、氧与氦的组合来进行。 8.  根据权利要求7所述的半导体组件的制造方法，其特征在于，其中该 另一干式蚀刻工艺亦是利用溴化氢、氧与氦的组合来进行。 9.  根据权利要求1所述的半导体组件的制造方法，其特征在于，其中填 充该凹陷之该半导体材料，抬升于该半导体基材的表面上一段距离。 10.  根据权利要求1所述的半导体组件的制造方法，其特征在于，其中该 半导体材料直接接触该半导体基材的该T字型的该水平区的侧面与下方表面， 以及直接接触该垂直区的侧面。

说明书半导体组件及其制造方法
本申请是申请日为2010年12月22日、申请号为201010614922.3、发明 名称为“半导体组件及其制造方法”的专利申请的分案申请。
技术领域
本发明是有关于一种半导体组件及其制造方法，且特别是有关于一种半导 体组件的应变结构的制造方法。
背景技术
当半导体组件，例如金属氧化半导体场效晶体管(MOSFETs)，经过各种技 术节点而尺寸缩减时，采用高介电常数介电材料与金属来制作栅极堆叠。此外， 可利用采用磊晶硅锗(SiGe)的应变结构来提升载子迁移率。然而，形成这些应 变结构的现行技术在各方面上已无法符合要求。举例而言，这些应变结构可能 无法在通通区中产生足够的应力来改善组件性能。
发明内容
本发明的一目的就是在提供一种半导体组件，其基材于栅极结构正下方具 有“T”字型结构，而可增加基材的凹陷的总体积，进一步可增加形成于基材 凹陷内的源极与漏极区的总体积。如此，可对基材的通道区施加更多应力与应 变，而可进一步提升组件性能。
本发明的另一目的就是在提供一种半导体组件的制造方法，其可利用具有 选择性调整的湿式蚀刻工艺在基材中形成“U”字型凹陷，而使基材于栅极结 构正下方具有“T”字型结构。借此可增加形成于基材凹陷内的源极与漏极区 的总体积，而可增加对基材的通道区的应力与应变，进而可提升组件性能。
本发明的一实施例的更广泛型式的一者包含一种半导体组件。此半导体组 件包含半导体基材；栅极结构位于部分的基材上；以及数个应变结构位于此部 分的基材的任一边且由不同于半导体基材的半导体材料所构成。此部分的基材 是T字型，且具有一水平区与一垂直区，此垂直区自水平区以一方向远离基材 的表面。
本发明的一实施例的更广泛型式中的另一者包含一种半导体组件的制造 方法。此方法包含提供半导体基材；形成栅极结构于基材的表面上，栅极结构 包含间隙壁位于栅极结构的侧壁上；进行干式蚀刻，以在基材中形成凹陷，其 中此凹陷为U字型，且具有一侧与间隙壁对齐；以选择性调整进行湿式蚀刻， 以修改凹陷，借以使栅极结构位于部分的基材上，其中此部分的基材是T字型， 而具有一水平区与一垂直区，此垂直区自水平区以一方向远离基材的表面；以 及以不同于半导体基材的半导体材料填充凹陷。
本发明的一实施例的更广泛型式中的又一者包含一种半导体组件。此半导 体组件包含半导体基材与P型金属氧化半导体(PMOS)晶体管。此P型金属氧 化半导体晶体管包含栅极结构位于基材的表面上、数个间隙壁分别位于栅极结 构的数个侧壁上、以及数个应变源极与漏极区位于栅极结构的任一边的基材 中，应变源极与漏极区是由不同于基材的半导体材料所构成。部分的基材位于 这些应变源极与漏极区之间，其中此部分的基材包含一水平区与一垂直区，此 垂直区自水平区以一方向远离基材的表面。
本发明的优点为通过使基材于栅极结构正下方具有“T”字型结构，来增 加基材的凹陷的总体积，而可增加基材凹陷内的源极与漏极区的总体积，进而 可对提高施加在基材的通道区的应力与应变，达到提升组件性能的目的。
附图说明
从上述结合所附附图所作的详细描述，可对本发明的实施方式有更佳的了 解。需强调的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为 了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。
图1是绘示依照本发明各实施方式的一种制造具有应变特征的半导体组 件的方法的流程图；
图2A至图2E是绘示一种半导体组件的实施例在依照图1所示的方法的 制作的各阶段剖面图；
图3是绘示依照本发明各实施方式的一种制造具有应变特征的半导体组 件的另一方法的流程图；
图4A至图4G是绘示一种半导体组件的另一实施例在依照图3所示的方 法的制作的各阶段剖面图；
图5是绘示依照本发明各实施方式的一种制造具有应变特征的半导体组 件的又一方法的流程图；
图6A至图6E是绘示一种半导体组件的又一实施例在依照图5所示的方 法的制作的各阶段剖面图。
【主要组件符号说明】
100：方法                      102：方块
104：方块                      106：方块
108：方块                      110：方块
112：方块                      114：方块
116：方块                      200：半导体组件
202：基材                      206：栅极介电质
208：栅极电极                  210：硬掩模层
212：密封层                    214：氧化层
216：氮化层                    222：间隙壁
224：植入工艺                  226：掺杂区
226a：掺杂区                   230：蚀刻工艺
232：凹陷                      234：深度
240：蚀刻工艺                  242：凹陷
244：水平部                    246：垂直部
248：尺寸                      250：尺寸
251：距离                      252：总深度
260：锗化硅                    300：方法
302：方块                      304：方块
306：方块                      308：方块
310：方块                      312：方块
314：方块                      316：方块
318：方块                      320：方块
400：半导体组件                402：基材
406：栅极介电质                408：栅极电极
410：硬掩模层                  412：密封层
414：氧化层                    416：氮化层
422：间隙壁                    430：蚀刻工艺
432：凹陷                      434：深度
440：间隙壁                    441：部分
442：蚀刻工艺                  444：凹陷
446：深度                      450：蚀刻工艺
454：凹陷                      456：水平部
458：垂直部                    460：锗化硅
462：尺寸                      464：距离
468：总深度                    500：方法
502：方块                      504：方块
506：方块                      508：方块
510：方块                      512：方块
514：方块                      600：半导体组件
602：基材                      606：栅极介电质
608：栅极电极                  610：硬掩模层
612：密封层                    614：氧化层
616：氮化层                    621：蚀刻工艺
622：间隙壁                    630：蚀刻工艺
632：凹陷                      634：深度
640：蚀刻工艺                  644：凹陷
650：水平部                    652：垂直部
654：尺寸                      656：尺寸
658：距离                      659：总深度
660：锗化硅
具体实施方式
可了解的是以下的揭露提供了许多不同的实施例或例子，以执行各实施例 的不同特征。以下所描述的构件与安排的特定例子是用以简化本揭露。当然这 些仅为例子，并非限制。此外，本发明可能会在各例子中重复参考数字及/或 文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨 论的各实施例及/或配置之间的关系。再者，在描述中，第一特征形成于第二 特征之上或上可能包含第一与第二特征以直接接触的方式形成的实施例，且亦 可包含额外特征可能形成在第一与第二特征之间的实施例，如此第一与第二特 征可能不会直接接触。
请参照图1，其是绘示依照本发明各实施方式的一种制造半导体组件的方 法100的流程图。方法100开始于方块102，在方块102中，提供半导体基材。 方法100继续进行至方块104，在方块104中，形成栅极结构于基材的表面上。 方法100继续进行至方块106，在方块106中，形成数个间隙壁于栅极结构的 数个侧壁上。方法100继续进行至方块108，在方块108中，进行植入工艺， 以在基材中形成掺杂区。方法100继续进行至方块110，在方块110中，进行 干式蚀刻工艺，以在基材中形成“U”字型凹陷。方法100继续进行至方块112， 在方块112中，以选择性调整进行湿式蚀刻，以修改凹陷，借以使基材在栅极 结构的正下方形成“T”字型。方法100继续进行至方块114，在方块114中， 以半导体材料填充凹陷。方法100继续进行至方块116，在方块116中，完成 半导体组件的制作。以下的讨论说明可依照图1所示的方法100制作的一种半 导体组件的各种实施例。
请参照图2A至图2E，其是绘示一种半导体组件200的实施例在依照图1 所示的方法100的制作的各阶段。可了解的一点是，图2A至图2E已经过简 化，以对本发明的创新概念获得清楚且较佳的了解。在图2A中，半导体组件 200包含基材202。基材202包含硅基材。在另一实施例中，半导体基材202 可包含磊晶层。举例而言，基材202可具有位于半导体块材上的磊晶层。基材 202还包含数个掺杂区，例如p型井与n型井。此外，基材202可包含绝缘体 上有半导体(SOI)结构，例如埋藏介电层。替代地，基材202可包含埋藏介电 层，例如埋藏氧化层，例如利用称为氧离子布植隔离(Separation by Implantation  of Oxygen；SIMOX)技术的方法、晶片键合、选择性磊晶成长(SEG)或其它适 合方法所形成。半导体组件200包含定义在基材202中的数个主动区。
形成许多浅沟渠隔离(STI)结构于半导体基材202中，以隔离各个主动区。 浅沟渠隔离的制作可包含在基材中蚀刻出沟渠，以及以数个绝缘材料，例如氧 化硅、氮化硅或氮氧化硅，来填充沟渠。经填充的沟渠可具有多层结构，例如 热氧化衬层以及填充沟渠的氮化硅。在一实施例中，制作浅沟渠隔离结构时， 可利用一工艺序列，例如：成长垫氧化物、形成低压化学气相沉积(LPCVD) 氮化层、利用光阻与屏蔽图案化出浅沟渠隔离的开口、蚀刻沟渠于基材中、选 择性地成长热氧化物沟渠衬垫以改善沟渠界面、以化学气相沉积氧化物填充沟 渠、利用化学机械平坦化(CMP)来回蚀、以及利用氮化物剥除来留下浅沟渠隔 离结构。
形成一或多个可操作组件(Operational Devices)于主动区中。这些可操作组 件包含n型与p型金属氧化半导体(NMOS与PMOS)场效晶体管。这些可操作 组件配置成NMOS组件阵列与PMOS组件阵列。可利用互补式金属氧化半导 体技术处理来制作NMOS与PMOS组件。因此，可了解的一点是，可在图1 的方法100之前、期间与之后，提供数个添加的工艺，而可能仅在此简短描述 一些其它工艺。每个NMOS与PMOS组件包含形成在半导体基材202上的栅 极结构。在本实施例中，为了清楚的缘故，仅说明PMOS组件。可了解的一 点是，在PMOS组件的应变特征制作期间，可利用光阻或其它合适的保护层， 来保护位于基材202的其它区中的NMOS组件。
栅极结构包含栅极介电质206与栅极电极208。栅极介电质206可包含氧 化硅、氮化硅、高介电常数介电质或其它合适的材料。高介电常数介电层可包 含二元或三元高介电常数薄膜，例如氧化铪(HfOx)。替代性地，高介电常数介 电层可选择性地包含其它高介电常数介电质，例如氧化镧(LaO)、氧化铝(AlO)、 氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3； STO)、钛酸钡(BaTiO3；BTO)、锆酸钡(BaZrO)、锆酸铪(HfZrO)；氧化镧铪 (HfLaO)、硅氧化铪(HfSiO)、硅氧化镧(LaSiO)、硅氧化铝(AlSiO)、钽氧化铪 (HfTaO)、钛氧化铪(HfTiO)、钛酸锶钡((Ba,Sr)TiO3；BST)、氧化铝(Al2O3)、 氮化硅(Si3N4)、氮氧化物、或其它合适材料。利用合适工艺，例如原子层沉积 (ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化、紫外光-臭氧氧 化或其组合，来制作栅极介电质206。
栅极电极208可包含多晶硅(polysilicon或poly)。举例而言，可利用硅甲 烷(SiH4)来做为化学气相沉积工艺的化学气体，以形成多晶硅。多晶硅层的厚 度范围可从约至约替代性地，栅极电极208可包含金属，例如 铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其它适合的导电材 料、或其组合。栅极结构可进一步包含硬掩模层210形成在栅极电极208上。 硬掩模层210包含氧化硅。替代性地，硬掩模层210可选择性地为氮化硅、氮 氧化硅、及/或其它合适的介电材料，且可利用一方法，例如化学气相沉积或 物理气相沉积，来加以制作。硬掩模层210的厚度可介于约至约
半导体组件200包含密封层212形成在栅极结构的每个侧壁上。密封层 212包含氮化硅，且厚度范围从约4nm至约6nm。密封层212可利用化学气相 沉积、物理气相沉积、原子层沉积、等离子增益化学气相沉积(PECVD)、或其 它合适的技术，来加以制作。密封层212可在后续的处理期间，用来保护栅极 结构。
半导体组件200还包含氧化层214形成在基材202与栅极结构上。可利用 化学气相沉积、物理气相沉积、原子层沉积或其它合适的技术来制作氧化层 214。氧化层214的厚度范围从约2nm至约4nm。半导体组件200还包含氮化 层216形成在氧化层214上。可利用化学气相沉积、物理气相沉积、原子层沉 积或其它合适的技术来制作氮化层216。氮化层216的厚度范围从约10nm至 约15nm。
在图2B中，进行蚀刻工艺，以在PMOS组件的栅极结构的数个侧壁上形 成数个间隙壁。在本实施例中，对氧化层214与氮化层216进行干式蚀刻(例 如，非等向性蚀刻)，以形成这些间隙壁222。这些间隙壁222的厚度范围从约 5nm至约30nm。替代性地，这些间隙壁222可由其它介电材料，例如氮氧化 硅与碳氮化硅，所组成。
进行植入工艺224，以在基材202中形成掺杂区226。在本实施例中，植 入工艺224以范围介于约1KeV至约5KeV的能量，范围从约1E13原子/平方 厘米至约3E13原子/平方厘米的掺质剂量，以及范围从约35度至约45度的倾 斜角度植入硼(B)。应该注意的一点是，植入工艺224所提供的目的不同于一 般进行来在基材202中形成轻掺杂漏极(LDD)区的植入工艺。如下所述，掺杂 区226可做为蚀刻终止层。因此，掺杂区226可具有相较于传统轻掺杂漏极区 低的掺杂浓度。
在图2C中，进行蚀刻工艺230，以在基材202中蚀刻出凹陷232。蚀刻 工艺230包含干式蚀刻工艺，其中此干式蚀刻工艺利用溴化氢(HBr)/氧(O2)/氦 (He)的组合、范围从约1mT至约1000mT的压力、范围从约50W至约1000W 的功率、范围从约20V至约500V的偏压电压、范围从约10sccm至约500sccm 的溴化氢流率、范围从约0sccm至约100sccm的氧流率、以及范围从约0sccm 至约1000sccm的氦流率。干式蚀刻移除未受到保护或暴露出的硅基材202的 数个部分。干式蚀刻工艺可使得蚀刻方向获得较佳控制，以达成特定的形状。 因此，由于指向性/非等向性(directional/anisotropic)蚀刻的影响，凹陷232为“U” 字型，且具有与间隙壁222对齐的垂直侧壁。凹陷232可具有范围从约至约的深度234。应该注意的一点是，于蚀刻工艺230后，部分的掺杂 区226a继续留下。在蚀刻工艺期间，留下的掺杂区226a获得间隙壁222的保 护。
在图2D中，进行蚀刻工艺240，以修改基材202中的凹陷232。蚀刻工 艺240包含以选择性调整的湿式蚀刻工艺。在本实施例中，湿式蚀刻工艺利用 氢氧化四甲基铵(tetramethylammonium hydroxide；TMAH)、异丙醇(isopropyl  alcohol；IPA)与水的组合。已观察到，通过调节湿式蚀刻液，特别是TMAH， 的温度及/或浓度，可改变在不同硅结晶面上的蚀刻速率。举例而言，根据所 暴露出的结晶面，TMAH表现出不同的蚀刻速率。因此，可调节湿式蚀刻液 的温度及/或浓度，以对特定硅结晶面达到所需蚀刻速率。举例而言，在室温(例 如，约25℃)下，TMAH、异丙醇与水以1：1：8的体积比混合。在此状况下， 蚀刻速率约为6纳米/分。对于650nm深的“U”字型硅凹陷而言，约200秒 的湿式蚀刻可达成所需的“T”字型。可改变化学组成与工艺温度，来符合工 艺需求。此外，可以乙二胺磷苯二酚(ethylenediamine procatechol；EDP)或碱- 氢氧基(alkali-OH)来取代湿式硅蚀刻剂TMAH。
应该注意的一点是，留下的掺杂区226a做为湿式蚀刻的蚀刻终止层。因 此，具有选择性调整的湿式蚀刻工艺形成凹陷242，如此一来，基材202于栅 极结构正下方具有“T”字型。此“T”字型包含水平部244与垂直部246，垂 直部246从水平部244的中央区延伸而出。水平部244的尺寸248的范围从约 1nm至约7nm。根据栅极长度，垂直部246的尺寸250的范围可从约10nm至 约40nm。在一些实施例中，垂直部246位于栅极结构的侧壁之间。亦即，垂 直部246位于分别从栅极结构的侧壁延伸的虚构线之间。此外，垂直部246 与间隙壁222的外边缘之间相隔一距离251，依照虚设间隙壁宽度，此距离251 的范围从约10nm至约30nm。另外，凹陷242的总深度252的范围从约至约
在图2E中，进行磊晶工艺，以沉积半导体材料于凹陷242中。半导体材 料不同于基材202。因此，通道区受到应变或应力，以赋予组件的载子迁移率， 并提升组件性能。可进行前清洁工艺，以利用氟化氢(HF)或其它合适溶液来清 洁凹陷242。在本实施例中，利用磊晶工艺沉积锗化硅(SiGe)260于基材202 上，以形成数个源极与漏极区。应注意的一点是，通过增加凹陷242的总体积， 亦可增加锗化硅260结构的总体积。因此，更多应力与应变可施加在基材的通 道区上，而可进一步提升组件性能。此外，沉积锗化硅260，以使锗化硅260 抬升于基材202的表面上一段距离，此距离的范围从约至约为 促进本实施例，可以p型掺质，例如硼或铟，原处(in-situ)掺杂锗化硅260，以 形成PMOS组件的数个源极/漏极区。
半导体组件200继续进行，以完成如下所简述的制作。在一些实施例中， 间隙壁222留在栅极结构的侧壁上，且处理继续进行，而在抬升的源极/漏极 区上形成数个硅化物特征，以降低接触电阻。可利用一工艺来形成硅化物于源 极/漏极区上，其中此工艺包含沉积金属层；回火金属层，借以使金属层与硅 反应而形成硅化物；接着移除未反应的金属层。在一些其它实施例中，间隙壁 222可作为虚设间隙壁(Dummy Spacers)，且可移除。处理继续进行，而在锗化 硅260结构中形成轻掺杂源极/漏极(LDD)区与重掺杂源极/漏极区。
形成内层介电(ILD)层于基材上，并进一步对此基材进行化学机械研磨 (CMP)工艺，以研磨基材。在另一例子中，在形成内层介电层前，形成接触蚀 刻终止层(CESL)于栅极结构的顶部上。在一实施例中，栅极电极208在最终组 件中维持多晶硅。在另一实施例中，移除多晶硅，并在后栅极(gate last)或栅极 取代(gate replacement)工艺中，以金属取代。在后栅极工艺中，继续在内层介 电层上进行化学机械研磨工艺，直至暴露出多晶硅表面，再进行蚀刻工艺，以 移除多晶硅，借此形成数个沟渠。以在PMOS组件与NMOS组件中的适当功 函数金属(例如，p型功函数金属与n型功函数金属)来填充这些沟渠。形成多 层内连线(MLI)于基材上，以电性连接各种组件特征，而形成集成电路。多层 内连线包含垂直内连线，例如传统介层窗与接触窗，以及水平内连线，例如金 属线。各种内连线特征可实施各种导电材料，包含铜、钨与硅化物。在一实施 例中，利用镶嵌工艺来形成铜多层内连结构。
请参照图3，其是绘示依照本发明各实施方式的一种制造半导体组件的方 法300的流程图。方法300开始于方块302，在方块302中，提供半导体基材。 方法300继续进行至方块304，在方块304中，形成栅极结构于基材上。方法 300继续进行至方块306，在方块306中，形成数个第一间隙壁于栅极结构的 数个侧壁上。方法300继续进行至方块308，在方块308中，进行干式蚀刻工 艺，以在基材中形成“U”字型凹陷。方法300继续进行至方块310，在方块 310中，形成数个第二间隙壁于第一间隙壁上与凹陷的数侧上。方法300继续 进行至方块312，在方块312中，进行另一干式蚀刻工艺，以垂直延伸基材中 的凹陷。方法300继续进行至方块314，在方块314中，以选择性调整进行湿 式蚀刻，以修改凹陷，借以使基材在栅极结构的正下方形成“T”字型。方法 300继续进行至方块316，在方块316中，移除第二间隙壁。方法300继续进 行至方块318，在方块318中，以半导体材料填充凹陷。方法300继续进行至 方块320，在方块320中，完成半导体组件的制作。以下的讨论说明可依照图 3所示的方法300制作的一种半导体组件的各种实施例。
请参照图4A至图4G，其是绘示一种半导体组件400的实施例在依照图3 所示的方法300的制作的各阶段。可了解的一点是，图4A至图4G已经过简 化，以对本发明的创新概念获得清楚且较佳的了解。在图4A中，半导体组件 400包含基材402，此基材402类似于图2所示的基材202。
形成许多浅沟渠隔离结构于半导体基材中，以隔离各个主动区。形成一或 多个选择性组件于主动区中。这些选择性组件包含n型与p型金属氧化半导体 (NMOS与PMOS)场效晶体管。这些选择性组件配置成NMOS组件阵列与 PMOS组件阵列。每个NMOS与PMOS组件包含形成在半导体基材402上的 栅极结构。在本实施例中，为了清楚的缘故，仅说明PMOS组件。可了解的 一点是，在PMOS组件的应变特征制作期间，可利用光阻或其它合适的保护 层，来保护位于基材402的其它区中的NMOS组件。
栅极结构包含栅极介电质406与栅极电极408。栅极介电质406可包含氧 化硅、氮化硅、高介电常数介电质或其它合适的材料。栅极电极408可包含多 晶硅。举例而言，可利用硅甲烷来做为化学气相沉积工艺的化学气体，以形成 多晶硅。多晶硅层的厚度范围可从约至约替代性地，栅极电极 408可包含金属，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化 钴、其它适合的导电材料、或其组合。栅极结构可进一步包含硬掩模层410 形成在栅极电极408上。硬掩模层410包含氧化硅。替代性地，硬掩模层410 可选择性地为氮化硅、氮氧化硅、及/或其它合适的介电材料，且可利用一方 法，例如化学气相沉积或物理气相沉积，来加以制作。硬掩模层410的厚度可 介于约至约
半导体组件400包含密封层412形成在栅极结构的每个侧壁上。密封层 412包含氮化硅，且厚度范围从约4nm至约6nm。密封层412可利用化学气相 沉积、物理气相沉积、原子层沉积、电浆增益化学气相沉积、或其它合适的技 术，来加以制作。密封层412可在后续的处理期间，用来保护栅极结构。
半导体组件400还包含氧化层414形成在基材402与栅极结构上。可利用 化学气相沉积、物理气相沉积、原子层沉积或其它合适的技术来制作氧化层 414。氧化层414的厚度范围从约2nm至约4nm。半导体组件400还包含氮化 层416形成在氧化层414上。可利用化学气相沉积、物理气相沉积、原子层沉 积或其它合适的技术来制作氮化层416。氮化层416的厚度范围从约10nm至 约15nm。
在图4B中，进行蚀刻工艺，以在PMOS组件的栅极结构的数个侧壁上形 成数个间隙壁。在本实施例中，对氧化层414与氮化层416进行干式蚀刻(例 如，非等向性蚀刻)，以形成这些间隙壁422。这些间隙壁422的厚度范围从约 5nm至约30nm。替代性地，这些间隙壁422可由其它介电材料，例如氮氧化 硅与碳氮化硅，所组成。
进行蚀刻工艺430，以在基材402中蚀刻出凹陷432。蚀刻工艺430包含 干式蚀刻工艺，其中此干式蚀刻工艺利用溴化氢/氧/氦的组合、范围从约1mT 至约1000mT的压力、范围从约50W至约1000W的功率、范围从约20V至约 500V的偏压电压、范围从约10sccm至约500sccm的溴化氢流率、范围从约 0sccm至约100sccm的氧流率、以及范围从约0sccm至约1000sccm的氦流率。 干式蚀刻移除未受到保护或暴露出之硅基材402的数个部分。干式蚀刻工艺可 使得蚀刻方向获得较佳控制，以达成特定的形状。因此，由于指向性/非等向 性蚀刻的影响，凹陷432为“U”字型，且具有与间隙壁422对齐的垂直侧壁。 凹陷432可具有范围从约至约的深度434。
在图4C中，形成数个虚设间隙壁440于间隙壁422上与凹陷432的侧壁 上。虚设间隙壁440的制作可通过形成介电层于基材402与栅极电极上、以及 进行干式蚀刻(例如，非等向性蚀刻)来形成这些间隙壁440。虚设间隙壁440 可包含氮化硅或其它合适的材料。虚设间隙壁440的厚度范围从约5nm至约 30nm。应该注意的一点是，虚设间隙壁440的部分441可在将于下面所讨论 的后续蚀刻期间，有助于保护轻掺杂漏极区不遭到移除。替代性地，可对凹陷 432中的暴露基材402进行氮化工艺，借以在包含侧壁之凹陷432的表面形成 氮化硅层。如此一来，凹陷432侧壁上的氮化硅层可提供与虚设间隙壁440 相似的目的，且可在沉积锗化硅前移除。
在图4D中，进行蚀刻工艺442，以垂直延伸基材402中的凹陷432。蚀 刻工艺442包含干式蚀刻工艺，其中此干式蚀刻工艺利用溴化氢/氧/氦的组合、 范围从约1mT至约1000mT的压力、范围从约50W至约1000W的功率、范 围从约20V至约500V的偏压电压、范围从约10sccm至约500sccm的溴化氢 流率、范围从约0sccm至约100sccm的氧流率、以及范围从约0sccm至约 1000sccm的氦流率。干式蚀刻移除暴露出的硅基材402的数个部分。因此， 因指向性/非等向性蚀刻的影响，可在基材402中垂直延伸凹陷432，而形成侧 壁与虚设间隙壁440对齐的凹陷444。凹陷444可具有范围从约至约的深度446。
在图4E中，进行蚀刻工艺450，以修改基材402中的凹陷444。蚀刻工艺 450包含以选择性调整的湿式蚀刻工艺。在本实施例中，湿式蚀刻工艺利用氢 氧化四甲基铵、异丙醇与水的组合。已观察到，通过调节湿式蚀刻液，特别是 TMAH，的温度及/或浓度，可改变在不同硅结晶面上的蚀刻速率。举例而言， 根据所暴露出的结晶面，TMAH表现出不同的蚀刻速率。因此，可调节湿式 蚀刻液的温度及/或浓度，以对特定硅结晶面达到所需蚀刻速率。举例而言， 在室温(例如，约25℃)下，TMAH、异丙醇与水以1：1：8的体积比混合。在 此状况下，蚀刻速率约为6纳米/分。对于650nm深的“U”字型硅凹陷而言， 约200秒的湿式蚀刻可达成所需的“T”字型。可改变化学组成与工艺温度， 来符合工艺需求。此外，可以乙二胺磷苯二酚或碱-氢氧基来取代湿式硅蚀刻 剂TMAH。
应该注意的一点是，虚设间隙壁440的部分441在后续湿式蚀刻期间，有 助于防止位于轻掺杂漏极区的硅基材的移除。因此，具有选择性调整的湿式蚀 刻工艺形成凹陷454，如此一来，基材402于栅极结构正下方具有“T”字型。 此“T”字型包含水平部456与垂直部458，垂直部458从水平部456的中央 区延伸而出。水平部456的尺寸460的范围从约1nm至约7nm。根据栅极长 度，垂直部456的尺寸462的范围可从约10nm至约40nm。此外，垂直部458 与间隙壁422的外边缘之间相隔一距离464，依照虚设间隙壁宽度，此距离464 的范围从约10nm至约30nm。另外，凹陷454的总深度468的范围从约至约
在图4F中，利用蚀刻工艺移除虚设间隙壁440。此蚀刻工艺可包含湿式 SPM(硫酸、过氧化氢与水的混合)浸泡、缓冲氧化物蚀刻(Buffer Oxide Etching； BOE)(氟化铵(NH4F)+氟化氢+水(H2O))或氟化氢蒸气蚀刻。
在图4G中，进行磊晶工艺，以沉积半导体材料于凹陷454中。半导体材 料不同于基材。因此，通道区受到应变或应力，以赋予组件的载子迁移率，并 提升组件性能。可进行前清洁工艺，以利用氟化氢或其它合适溶液来清洁凹陷 454。在本实施例中，利用磊晶工艺沉积锗化硅460于基材402的数个暴露表 面上，以形成数个源极与漏极区。应注意的一点是，通过增加凹陷454的总体 积，亦可增加锗化硅460结构的总体积。因此，更多应力与应变可施加在基材 的通道区上，而可进一步提升组件性能。此外，沉积锗化硅460，以使锗化硅 460抬升于基材402的表面上一段距离，此距离的范围从约至约为促进本实施例，可以p型掺质，例如硼或铟，原处掺杂锗化硅460，以形成 PMOS组件的数个源极/漏极区。
半导体组件400可历经进一步的处理，而完成NMOS与PMOS组件的制 作。举例而言，半导体组件400继续进行处理以完成类似于上述参照图2的半 导体组件200的制作。
请参照图5，其是绘示依照本发明的各实施方式的一种制造半导体组件的 方法500的流程图。方法500开始于方块502，在方块502中，提供半导体基 材。方法500继续进行至方块504，在方块504中，形成栅极结构于基材的表 面上。方法500继续进行至方块506，在方块506中，形成数个间隙壁于栅极 结构的数个侧壁上。方法500继续进行至方块508，在方块508中，进行干式 蚀刻工艺，以在基材中形成第一深度的“U”字型凹陷。方法500继续进行至 方块510，在方块510中，以选择性调整进行湿式蚀刻，以延伸凹陷，借以使 基材在栅极结构的正下方形成“T”字型。经延伸的凹陷具有第二深度，此第 二深度约为第一深度的二倍。方法500继续进行至方块512，在方块512中， 以半导体材料填充凹陷。方法500继续进行至方块514，在方块514中，完成 半导体组件的制作。以下的讨论说明可依照图5所示的方法500制作的一种半 导体组件的各种实施例。
请参照图6A至图6E，其是绘示一种半导体组件600的实施例在依照图5 所示的方法500的制作的各阶段。可了解的一点是，图6A至图6E已经过简 化，以对本发明的创新概念获得清楚且较佳的了解。在图6A中，半导体组件 600包含基材602，此基材602类似于图2所示的基材202。
形成许多浅沟渠隔离结构于半导体基材中，以隔离各个主动区。形成一或 多个选择性组件于主动区中。这些选择性组件包含n型与p型金属氧化半导体 (NMOS与PMOS)场效晶体管。这些选择性组件配置成NMOS组件阵列与 PMOS组件阵列。每个NMOS与PMOS组件包含形成在半导体基材602上的 栅极结构。栅极结构包含栅极介电质606与栅极电极608。在本实施例中，为 了清楚的缘故，仅说明PMOS组件。可了解的一点是，在PMOS组件的应变 特征制作期间，可利用光阻或其它合适的保护层，来保护位于基材602的其它 区中的NMOS组件。
栅极介电质606可包含氧化硅、氮化硅、高介电常数介电质或其它合适的 材料。栅极电极608可包含多晶硅。举例而言，可利用硅甲烷来做为化学气相 沉积工艺的化学气体，以形成多晶硅。多晶硅层的厚度范围可从约至约 替代性地，栅极电极608可包含金属，例如铝、铜、钨、钛、钽、氮 化钛、氮化钽、硅化镍、硅化钴、其它适合的导电材料、或其组合。栅极结构 可进一步包含硬掩模层610形成在栅极电极608上。硬掩模层610包含氧化硅。 替代性地，硬掩模层610可选择性地为氮化硅、氮氧化硅、及/或其它合适的 介电材料，且可利用一方法，例如化学气相沉积或物理气相沉积，来加以制作。 硬掩模层610的厚度可介于约至约
半导体组件600包含密封层612形成在栅极结构的每个侧壁上。密封层 612包含氮化硅，且厚度范围从约4nm至约6nm。密封层612可利用化学气相 沉积、物理气相沉积、原子层沉积、等离子增益化学气相沉积、或其它合适的 技术，来加以制作。密封层612可在后续的处理期间，用来保护栅极结构。
半导体组件600还包含氧化层614形成在基材602与栅极结构上。可利用 化学气相沉积、物理气相沉积、原子层沉积或其它合适的技术来制作氧化层 614。氧化层614的厚度范围从约2nm至约4nm。半导体组件600还包含氮化 层616形成在氧化层614上。可利用化学气相沉积、物理气相沉积、原子层沉 积或其它合适的技术来制作氮化层616。氮化层616的厚度范围从约10nm至 约15nm。
在图6B中，进行蚀刻工艺621，以在PMOS组件的栅极结构的数个侧壁 上形成数个间隙壁。在本实施例中，对氧化层614与氮化层616进行干式蚀刻 (例如，非等向性蚀刻)，以形成这些间隙壁622。这些间隙壁622的厚度范围 从约8nm至约30nm。替代性地，这些间隙壁622可由其它介电材料，例如氮 氧化硅与碳氮化硅，所组成。
在图6C中，进行蚀刻工艺630，以在基材602中蚀刻出凹陷632。蚀刻 工艺630包含干式蚀刻工艺，其中此干式蚀刻工艺利用溴化氢/氧/氦的组合、 范围从约1mT至约1000mT的压力、范围从约50W至约1000W的功率、范 围从约20V至约500V的偏压电压、范围从约10sccm至约500sccm的溴化氢 流率、范围从约0sccm至约100sccm的氧流率、以及范围从约0sccm至约 1000sccm的氦流率。干式蚀刻移除未受到保护或暴露出的硅基材602的数个 部分。干式蚀刻工艺可使得蚀刻方向获得较佳控制，以达成特定的形状。因此， 由于指向性/非等向性蚀刻的影响，凹陷632为“U”字型，且具有与间隙壁 622对齐的垂直侧壁。凹陷632可具有范围从约至约的深度634。
在图6D中，进行蚀刻工艺640，以延伸基材602中的凹陷632。蚀刻工 艺640包含以选择性调整之湿式蚀刻工艺。在本实施例中，湿式蚀刻工艺利用 氢氧化四甲基铵、异丙醇与水的组合。已观察到，藉由调节湿式蚀刻液，特别 是TMAH，的温度及/或浓度，可改变在不同硅结晶面上的蚀刻速率。举例而 言，根据所暴露出的结晶面，TMAH表现出不同的蚀刻速率。因此，可调节 湿式蚀刻液的温度及/或浓度，以对特定硅结晶面达到所需蚀刻速率。举例而 言，在室温(例如，约25℃)下，TMAH、异丙醇与水以1：1：8的体积比混合。 在此状况下，蚀刻速率约为6纳米/分。对于650nm深的“U”字型硅凹陷而 言，约200秒的湿式蚀刻可达成所需的“T”字型。可改变化学组成与工艺温 度，来符合工艺需求。此外，可以乙二胺磷苯二酚或碱-氢氧基来取代湿式硅 蚀刻剂TMAH。
应该注意的一点是，本实施例并未如图2的实施例所讨论般运用掺杂区来 作为蚀刻终止，或如图4的实施例所讨论般运用额外之间隙壁来防止轻掺杂区 的移除。如此，通过调整湿式溶液的TMAH与异丙醇的温度及/或浓度，来控 制湿式蚀刻的最终外型。因此，具有选择性调整的湿式蚀刻工艺形成凹陷644， 如此一来，基材602于栅极结构正下方具有“T”字型。此“T”字型包含水 平部650与垂直部652，垂直部652从水平部650的中央区延伸而出。水平部 650的尺寸654的范围从约1nm至约7nm。根据栅极长度，垂直部652的尺寸 656的范围可从约10nm至约40nm。此外，垂直部652与间隙壁622的外边缘 之间相隔一距离658，依照虚设间隙壁宽度，此距离658的范围从约10nm至 约30nm。另外，凹陷644的总深度659的范围从约至约
在图6E中，进行磊晶工艺，以沉积半导体材料于凹陷644中。半导体材 料不同于基材。因此，通道区受到应变或应力，以赋予组件的载子迁移率，并 提升组件性能。可进行前清洁工艺，以利用氟化氢或其它合适溶液来清洁凹陷 644。在本实施例中，利用磊晶工艺沉积锗化硅660于基材602的数个暴露表 面上，以形成数个源极与漏极区。应注意的一点是，通过增加凹陷644的总体 积(例如，位于栅极结构正下方的“T”字型基材)，亦可增加锗化硅660结构 的总体积。因此，更多应力与应变可施加在基材的通道区上，而可进一步提升 组件性能。此外，沉积锗化硅660，以使锗化硅660抬升于基材602的表面上 一段距离，此距离的范围从约至约为促进本实施例，可以p型 掺质，例如硼或铟，原处掺杂锗化硅660，以形成PMOS组件的数个源极/漏 极区。
半导体组件600可历经进一步的处理，而完成NMOS与PMOS组件的制 作。举例而言，半导体组件600继续进行处理以完成类似于上述参照图2的半 导体组件200的制作。
半导体组件200、400与600仅作为例子。半导体组件200、400与600 可使用在各种应用上，例如数字电路、影像感测组件(Imaging Sensor Devices)， 异质半导体(Hetero-semiconductor)组件、动态随机存取存储(DRAM)单元、单 电子晶体管(SET)及/或其它微电子组件(在此共同称为微电子组件)。当然，本 发明的数种实施方式亦可应用及/或易于适用在其它种类的晶体管上，包含单 栅极(single-gate)晶体管、双栅极(double-gate)晶体管与其它多重栅极 (multiple-gate)晶体管，且可运用在许多不同的应用上，包含感测单元(sensor  cells)、存储单元(memory cells)、逻辑单元(logic cells)与其它。
上述已概述数个实施例的特征。因此熟悉此技艺者可更了解本发明的实施 方式。熟悉此技艺者应了解到，其可轻易地利用本发明作为基础，来设计或润 饰其它工艺与结构，以实现与在此所介绍的实施例相同的目的及/或达到相同 的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本发明的精神和范 围，且熟悉此技艺者可在不脱离本发明的精神和范围下，进行各种的更动、取 代与润饰。