半导体内存记忆胞元之读取方法及半导体内存 在半导体内存，特别是在DRAMs<动态随机存取内存>的情况下，在记忆胞元数组的记忆胞元被连接至位线路以传送要被读出或读入的资料值，记忆胞元数组的规则结构表示位线路至少以区段彼此平行设置。活化字符线路开启记忆胞元的存取晶体管，且储存于储存电容器的电荷状态被施用于位线路，弱讯号由感应放大器增大，此感应放大器最初被置于平衡状态及接着增大供应至位线路的不对称以得到完整位准的讯号，该感应放大器具互补讯号输入。连接至这些讯号输入的位线路被称为非反向位线路及反向或互补位线路，连接至非反向位线路的记忆胞元储存要以非反向形式储存的资料值，连接至互补位线路的记忆胞元储存要以反向形式储存地资料值。
一接着另一设置的位线路是问题，所有这些位线路彼此平行设置且因此为彼此电容地耦合。连接至感应放大器的位线路及直接或间接相邻于连接至相邻感应放大器的位线路之位线路皆被彼此平行导引。
一重要因素为干扰，于此在位线路对的位线路共同地连接至感应放大器，此感应放大器未连接至要被读取的记忆胞元，因读取设置亦发生在邻近位线路对，个别电压变化系偶合至后者该位线路。当结构变得越来越小，电容偶合增加，特别是当储存电容器系由活化字符线路而连接至该位线路，电容偶合会影响在当时活化位线路上的读取设置，此表示当积合规模增加，讯号噪声比被减少，以使仅少量干扰影响足以妨碍两个互补位线路间的些微不对称，感应放大器再被累积至精确地相对讯号。
做为补救方法，在某些DRAMs的互补位线路区段被彼此互换。而后，电容偶合一般仅在某些区段为有效的且有时甚至可被补偿。虽然如此，对无法忽略的偶合在互补位线路间产生，要被读取的位结构发生，因一般在具互换区段的位线路间的偶合约略为未被互换的且完全平行设置的位线路的偶合之一半。
当积合规模增加且结构宽度减少，在互补位线路间的偶合因素可被减少至少于储存于电容器的电荷量减少的程度，电容偶合的影响变得相当大。将先前设计转换为具更高储存密度的内存所以先前设计必须被改良。
本发明目的为订定一种方法以读取在半导体内存的记忆胞元，此方法较不易受到干扰。
本发明另一目的为订定一种半导体内存，于此读取设置可进行且较不易受到干扰。
在本发明，关于本方法的目的可由读取在半导体内存的记忆胞元的方法而达到，其包括：具第一部份及第二部份的第一位线路及具第一部份及第二部份的第二位线路；具携带相互互补讯号的两个连接端的感应放大器；一第一开关，经由此开关，第一位线路的第一部份<记忆胞元连接至此部份>连接至在感应放大器的连接端的第一；一第二开关，其连接第二位线路的第一部份<此部份与第一位线路的第一部份相对设置>至在感应放大器的连接端的第二个；一第三开关，其连接第一位线路的第二部份至在感应放大器的第一连接端；一第四开关，其连接第二位线路的第二部份至在感应放大器的第二个连接端；第一预充电电路，其连接至位线路的第一部份，及第二预充电电路，其连接至位线路的第二部份，于此方法包括下列步骤：第一阶段包括开关被开启；后续第二阶段包括仅开关的第三个被关断；后续第三阶段包括仅开关的第三个及第四个被关断，及该感应放大器被起动以放大，及后续第四阶段包括开关的第三个及第四个再次被开启。
对半导体内存，此目的可由具至少一记忆胞元的半导体内存达到且其包括：具第一部份及第二部份的第一位线路及具第一部份及第二部份的第二位线路；具携带相互互补讯号的两个连接端的感应放大器；一第一开关，经由此开关，第一位线路的第一部份<记忆胞元连接至此部份>连接至在感应放大器的连接端的第一；一第二开关，其连接第二位线路的第一部份<此部份与第一位线路的第一部份相对设置>至在感应放大器的连接端的第二个；一第三开关，其连接第一位线路的第二部份至在感应放大器的第一连接端；一第四开关，其连接第二位线路的第二部份至在感应放大器的第二个连接端；第一预充电电路，其连接至位线路的第一部份，及第二预充电电路，其连接至位线路的第二部份；一种控制电路，其输出端系连接至在开关上及在预充电电路上的控制连接端及产生个别的切换讯号，以使第一阶段包括开关被开启；后续第二阶段包括仅开关的第三个被关断；后续第三阶段包括仅开关的第三个及第四个被关断，及该感应放大器被起动以放大，及后续第四阶段包括开关的第三个及第四个再次被开启。
方法及半导体内存连至随个别外部位线路区段提供的互补位线路，感应放大器的连接节点位于其间。个别外部位线路区段可经由切换晶体管连接至感应放大器。
若记忆胞元必须在于感应放大器的一侧之位线路的其中一(例如非反向位路)被读取，则位于感应放大器的相反一侧之位线路之区段由关断开关被分隔。要被读取的记忆胞元的储存电容器之电荷内容接着由活化存取晶体管经由相对应字符线路被施用于该位线路，连接此位线路区段至感应放大器的开关为开启的，平行于此非反向位线路设置的反向位线路同样地经由其附属开关连接至感应放大器。位于感应放大器的另一侧之此位线路之另一部份额外同样地经由附属开关连接至感应放大器是基本的。再次平行于此的非反向位线路之位线路区段-如上所述-由适当开关与感应放大器分隔。
该反向位线路由此提供一种对应于位线路的全高的寄生电容，此包括与非反向位线路之区段相对之部份，记忆胞元连接于此部分，及包括在感应放大器另一侧的部份。少量连接至非反向位线路(其连接至要被读取的记忆胞元)的电荷现在具更高的电容，此造成较小的电压转换幅度，其可因寄生电容耦合的结果而耦合至互补位线路。若感应放大器的放大放大阶段被接着起始，互补位线路的部份(其远离要被读取的记忆胞元)再次被分离以将相等的负荷置于在两个位线路上的感应放大器。此限制在感应放大器的电流消耗为必须的最小程度，该放大速度被保持。
在感应放大器的放大阶段之起始前，额外电容因而由此连接至未连接至要被读取的记忆胞元之位线路。然而，此电容接着在放大设置期间再次被分离。相对于连接至要被读取的记忆胞元之主动位线路之被动位线路之双电容使得其它位线路对的位线路(直接及间接相邻排列于腔隙)之寄生电容耦合的影响减半。
已知在读取设置前位线路要连接至预充电电路，此预充电电路设定位线路电位至约略互补逻辑状态的位准值间的中间值。在此文本反向及非反向位线路被同时缩短，所以此两个位线路为在逻辑状态的位准值间的中间之相同位。在记忆胞元要被读取的感应放大器侧被连接，预充电电路在字符线路被活化前被分离。之后此两个相邻的位线路为在不稳定状态，其在字符线路的活化及包含于要被读取的记忆胞元之电荷量的输出时被偏离。
有利地是，在相对于要被读取的记忆胞元之感应放大器的一侧的预充电电路维持活化，此首先连接互补位线路(其未连接至要被读取的记忆胞元)至预充电电位。此外，非反向位线路的位线路区段(其由附属开关与感应放大器分隔)经由预充电电路连接至互补位线路。此方法首先保持所有未连接至要被读取的记忆胞元之位线路区段于预充电电位及第二为合并它们成为较先前为大的寄生电容，由在反向位线路的其它位线路的干扰由此方法被保持非常低。在此感应放大器的放大阶段期间，相对于感应放大器的要被读取的记忆胞元之互补位线路区段由对应开关分离，此表示附属预充电电路亦自感应放大器分离，该预充电电路持续保持活动的因耦合至其的非反向及互补位线路的区段藉由分别为开启的开关被自感应放大器分隔。
对本发明，在此感应放大器的读取设置可合宜地分为四个阶段，在第一阶段期间，所有四个位线路区段藉由为开启的开关连接至感应放大器。在后续第二阶段期间，连接至要被读取的记忆胞元的位线路之位线路区段(远离要被读取的记忆胞元)被分离。在后续第三阶段期间，伴随位线路相对区段被自感应放大器分隔，及放大设置被起始。在放大设置结束时，所有开关被再次开启及非反向及互补位线路的所有四个位线路区段被连接至感应放大器。
所使用开关较佳为n-信道MOS晶体管，其控制路径系由汲极/源极电流路径所形成且其控制连接端系由闸电极形成。
预充电电路包括位于互补逻辑状态的位准值间的中间值之预充电电位的连接端，预充电晶体管的汲极/源极路径可被使用以平行设置地施用预充电电位于非反向及互补位线路的相反区段。此外，预充电电路包括在相邻位线路间连接的晶体管。在预充电电路的所有晶体管由相同控制讯号作动。
本发明使用说明于图式的示例具体实施例于下文更详细说明，其中
第1图显示相关于本发明的DRAM之细节，
第2图显示第一具体实施例的讯号图，及
第3图显示第二具体实施例的讯号图。
第1图所示的DRAM细节显示具两个互补输入41、42的感应放大器10，输入的其中一41具连接至其的第一位线路38，且输入的另一42具连接至其的第二位线路39。该位线路经由记忆胞元数组相关于彼此以平行方向设置，该位线路的每一具许多连接至它们的记忆胞元。类似所有记忆胞元，记忆胞元15具存取晶体管17，其经控制路径先连接至位线路39的区段13及第二经由储存电容器18连接至参考-地电位。对连接至位线路39的记忆胞元，记忆胞元16被示出做为实例。储存于该记忆胞元15的资料值系以非反向形式储存，所以该位线路38被称为非反向(”真”)位线路。储存于该记忆胞元16的资料值系以反向形式储存，所以该位线路39被称为互补或反向位线路。在记忆胞元15、16内的选择晶体管上的闸连接被连接至个别字符线路19、20。例如，为选择记忆胞元15，该字符线路43以高电位作动以开启该晶体管17，此连接储存电容器18至该位线路38。平行于第1图所示的位线路对13、14设置(以正常对应排列)的为其它位线路对，就这些位线路对而言，它们再次连接至该感应放大器。由此可假设其它位线路(未示出)在所示位线路对13、14上方及下方设置。
该位线路38具中间区段44，其可直接连接至在该感应放大器10的连接端41。外部区段13、36系位于该感应放大器10的右侧及左侧，左侧区段13经由开关27连接至中间区段44，且右侧区段36经由开关30连接至中间区段44，这些开关为n-信道MOS晶体管的形式，类似地，该互补位线路39具中间区段45，其经由开关28连接至左侧区段14及经由开关29连接至左侧区段37，开关28、29亦为n-信道MOS晶体管。预充电电路21在位线路对的左侧区段13、14间连接，连接端25被使用以施用等化电位VBLEQ，其经由n-信道MOS晶体管的经控制路径22、23传送至个别位线路区段13及14。此外，n-信道MOS晶体管24的经控制路径在位线路区段13、14间连接，在预充电电路21上的所有晶体管使用连接端26由它们的闸被联合必控制。一种相对应预充电电路31以适当形式位于感应放大器之左侧。
就此部份而言，该感应放大器10包括两个倒反器11、12，其输入及输出侧彼此相连且其可经由连接端40被开启及关断。在该感应放大器10的静止状态期间，该倒反器11、12的供应电位侧系连接至该等化电压VBLEQ，在该感应放大器10的主动放大阶段期间，该倒反器11、12系皆由以连接端40起动的开关连接至供应电位。
第2图显示于读取循环期间在第1图发生的讯号之讯号分布，读取设置由对应读取指令发讯至半导体内存，对应列及行译码器活化如字符线路19及位线路38，以读取置于它们的交叉点之记忆胞元15内的资料值，所以，晶体管30先由施用在其闸连接端的控制讯号C的低位准被关断，此分隔右侧区段36与位线路38的中间及左侧区段44、13，晶体管27因施用在其闸连接端的控制讯号A的高位准而维持为开启的。在第一阶段P1，在读取指令已被发讯至内存前，所有晶体管27，...30为开启的，在后续第二阶段P2，晶体管30被关断且字符线路13因被假设为高位准的字符线路讯号L而被活化，此开启晶体管17，在此阶段期间，仅晶体管30为关断的，其它切换晶体管27、28、29为开启的。
在此阶段P2期间，储存电容器18经由选择晶体管17(其为开启的)连接至位线路的左侧区段13。做为实例，记忆胞元18储存高位准，以使非反向位线路38的位线路区段13、44的电位G可容易地被升高，此增加在第2图以51表示。
基本上平行的位线路区段13、14及特别是进一步位线路(未示出)被彼此(为寄生地)电容地耦合。在所有位线路对，可供比较的放大设置同时地发生，之后为资料值要自所选择的经定地址记忆胞元被读取，所以在相邻位线路的电位变化影响位线路39。因要被读取的记忆胞元15仅使感应放大器10自对称些微偏移，存在于未反向位线路39的寄生干扰会扰乱要自记忆胞元15读取的讯号之风险。为保持这些平行放大设置所产生的耦合尽可能低，晶体管28、29为开启的，此表示所形成的总电容系由位线路39的总长度形成，其包括左侧区段14，中间区段45及右侧区段37。此电容大于由位线路38的区段13、44所形成的电容，此表示仅管在位线路38、39间耦合的寄生电容，在位线路39的电位H几乎不被改变。第2图由52辨识讯号分布。
在之后的第三阶段P3，要读取的讯号由感应放大器10被增大。在第一区段P31，晶体管29由控制其的讯号D的低位准而被关断，因在位线路13的电位51的增加已完成，在位线路39的电位H持续保持固定。现在感应放大器因被连接至供应电压的倒反器11、12的讯号K的活化而被开启，在实际放大阶段P32，在位线路38、39(其中间区段44、45被连接至感应放大器10的输入41、42)间些微的电位差被增大。所以在位线路38、39的电位G、H以彼此互补的讯号位准被增大。在整个放大阶段P3期间，晶体管29为关断的，此表示感应放大器10仅必须驱动位线路38、39的中间及左侧区段13、44、14、45，该放大设置非常快速地发生，且由感应放大器10的倒反器11、12的电流消耗为低的。
由记忆胞元15读取的资料值现在被施用于具足够增大讯号位准的感应放大器10，此表示其可经由线路(未示出)被分线且可向前送至半导体内存的资料输出。
在读取设置开始时，于阶段P1期间，位线路38、39被预充电至预充电电位。进行此目的所需的预充电电路21、31系伴随着位线路对的左侧及右侧位线路区段。左侧预充电电路21由控制讯号E作动，及右侧预充电电路31由控制讯号F作动。于阶段P1期间，预充电电路21被活化，预充电电位VBLEQ具位于高位准及低位准之间的中间位准，于阶段P1期间，晶体管22、23(其为开启的)被使用以施用位准VBLEQ至位线路区段13、14。此外，晶体管24(其为开启的)被使用以用于互补位线路区段13、14间的位准等化，右侧预充电电路31具对应功能。于阶段P1结束时，预充电电路21被去活化，其表示所有其晶体管22、23、24为关断的，记忆胞元15可接着被读取。
在第2图所示的较有利示例具体实施例中，在整个读取设置期间，预充电电路31维持是活化的，之后在阶段P1、P2期间，因晶体管28、29为开启的，贡献互补位线路39的电容包括位线路区段14、45、37的电容成份及因经活化预充电电路31故亦包括位线路区段36。在此情况-如前文所列出-非反向位线路38的位线路区段36由开启开关30自伴随着要被读取的记忆胞元15的位线路区段13、44分隔。在互补位线路侧在阶段P2期间作动的电容因而为相当高的。
在第3图的讯号分布与在第2图的具体实施例不同在于在阶段P2期间，预充电电路31与预充电电路21一起分离，控制讯号E、F具相同讯号分布，在此情况，在阶段p2期间，两个预充电电路21、31被去活化，其表示互补位线路39的电容系经由组件14、45及37形成，但不再由非反向位线路的右侧位线路区段36形成。
示于第1图的所有晶体管为为n-信道MOS场效晶体管，它们的控制路径系由汲极/源极电流路径所形成，晶体管的导电状态系由讯号于它们的闸连接处上的适当效果而产生。
示于第1至3图的控制讯号由对应控制装置60(如一种状态算术单元)提供，控制电路60的输入端以指令CMD(如读取、写入等)及以地址ADR供应以选择特定记忆胞元。状态算术单元的输出侧以第2及3图所示的时间关系产生控制讯号A，...，K。