单极电阻随机存取存储器及垂直堆叠架构.pdf

本发明的一个实施例包括一种低成本单极可重写可变电阻存储器，由存储器单元的交叉点阵列制成，垂直堆叠在彼此之上且与多晶硅二极管兼容。

1.  一种存储器结构，包括：
垂直堆叠的第一和第二存储器柱，通过位线或字线分隔开，该第一柱包括，
第一二极管，具有第一电流方向；
第一单极可重写电阻随机存取存储器(RRAM)堆叠，形成在该第一二极管下面且在将该第一和第二柱分隔开的位线或字线上；
该第二柱包括，
第二二极管，被定位为使第二电流方向与所述第一电流方向相反；
以及
第二单极可重写RRAM堆叠，形成在该第二二极管之下。

2.  根据权利要求1的存储器结构，还包括形成在该第一二极管上的第一位线和形成在该第二柱的底部且在该第二堆叠下的第二位线。

3.  根据权利要求2的存储器结构，还包括形成在该第一二极管和该第一位线之间的第一接触层以及形成在该字线和第二二极管之间的第二接触层。

4.  根据权利要求3的存储器结构，还包括形成在该第一位线和该第一接触层之间的第一粘合层。

5.  根据权利要求2的存储器结构，还包括形成在该第二位线之下的第二粘合层。

6.  根据权利要求1的存储器结构，还包括形成在该第一堆叠和该第一二极管之间的第一阻挡层以及形成在该第二堆叠和该第二二极管之间的第二阻挡层。

7.  根据权利要求1的存储器结构，其中该第一和第二可重写堆叠每个由金属-绝缘体-金属(MIM)制成。

8.  根据权利要求7的存储器结构，其中该第一和第二MIM的每个中的该绝缘体选自包括掺杂的Si₃N₄、掺杂的SiO₂、NiO、ZrO₂、HfO₂、TiO₂、Cu₂O或PCMO的组。

9.  根据权利要求7的存储器结构，其中该第一和第二MIM的每个中的该绝缘体由多个不同绝缘层构成。

10.  根据权利要求7的存储器结构，其中该MIM中的该金属的每个由不同成分制成。

11.  根据权利要求7的存储器结构，其中该第一和第二二极管由多晶硅构成。

12.  根据权利要求7的存储器结构，其中该绝缘体包括用于电荷的非易失性捕获的电荷陷阱，其中所述被捕获的电荷导致电阻的调制。

13.  根据权利要求7的存储器结构，其中该第一和第二MIM的每个中的该金属每个至少部分地包括Pt、Ir、Pd、Ru或Rh。

14.  根据权利要求1的存储器结构，其中该第一和第二可重写堆叠每个由金属-绝缘体-半导体(MIS)制成。

15.  一种位于半导体控制电路上的存储器树制成的3维存储器布置，包括：
至少一行存储器树，包括第一类型的存储器树；
每个树具有将相应存储器树连接到所述半导体控制电路的一个树干且每个树具有多个枝，多个层的每个中至少一个枝定义多个层中的字线，树的所述字线共享通过所述树的所述干到所述半导体控制电路的公共垂直连接；
在至少一层中基本垂直于所述字线形成的多个位线，所述多个位线的每个独立地连接到所述半导体控制电路，所述位线的每个被所述存储器树的行中的每个树共享；以及
在多个层中形成在字线和位线的交叉处的多个单极可重写存储器柱。

16.  根据权利要求15的3维存储器布置，其中至少一个字线延伸在所述干的每个相反侧。

17.  根据权利要求15的3维存储器布置，其中所述多个存储器柱的每个包括二极管和可重写RRAM堆叠。

18.  根据权利要求17的3维存储器布置，其中二极管包括多晶硅。

19.  根据权利要求17的3维存储器布置，其中所述存储器柱的全部的所述二极管指向相同方向。

20.  根据权利要求17的3维存储器布置，其中所述RRAM堆叠的每个由金属-绝缘体-金属(MIM)制成。

21.  根据权利要求17的3维存储器布置，其中所述RRAM堆叠的每个由金属-绝缘体-半导体(MIS)制成。

22.  根据权利要求15的3维存储器布置，其中每个干由钨制成。

23.  根据权利要求15的3维存储器布置，其中存储器柱形成在所述多个枝之上和之下且包括二极管，形成在所述多个枝上的所述存储器柱的所述二极管指向与形成在所述多个枝之下的所述存储器柱的所述二极管的方向相反的方向。

24.  根据权利要求15的3维存储器布置，其中存储器柱形成在所述多个位线之上和之下且包括二极管，形成在所述多个位线上的所述存储器柱的所述二极管指向与形成在所述多个位线之下的所述存储器柱的所述二极管的方向相反的方向。

25.  根据权利要求15的3维存储器布置，其中所述至少一行存储器树包括第二类型存储器树，所述第一和第二类型存储器树相对于彼此相邻地定位。

26.  根据权利要求25的3维存储器布置，其中所述第一和第二类型存储器树的位线被共享。

27.  根据权利要求25的3维存储器布置，其中所述第一和第二类型存储器树的字线被共享。

28.  根据权利要求25的3维存储器布置，其中所述第一和第二类型存储器树的位线和字线被共享。

29.  根据权利要求25的3维存储器布置，其中该第一类型存储器树从该第二类型存储器树偏移。

30.  根据权利要求25的3维存储器布置，其中从该第一类型存储器树的所述干到下一相邻第一类型存储器树的所述干的距离是4F。

31.  根据权利要求25的3维存储器布置，其中该第二类型存储器树是该第一类型存储器树的镜像。

32.  根据权利要求25的3维存储器布置，其中该布置包括多个交替的第一类型和第二类型存储器树。

33.  一种制造具有存储器柱的存储器阵列的方法，包括：
沉积导电层；
第一蚀刻从而形成第一层位线或字线；
沉积第一SiO₂层；
进行化学机械抛光(CMP)；
沉积可重写RRAM堆叠存储器层；
沉积二极管层从而形成具有第一电流方向的二极管；
第二蚀刻所沉积的存储器层和二极管层；
形成柱；
沉积第二SiO₂层；以及
进行CMP。

34.  根据权利要求33的制造存储器阵列的方法，还包括在该二极管层和该存储器层之间沉积阻挡层。

35.  根据权利要求33的制造存储器阵列的方法，还包括在该第二蚀刻步骤之前沉积将被用作硬停止层的接触层，且平坦化到该硬停止层。

36.  根据权利要求33的制造存储器阵列的方法，还包括在该第二蚀刻步骤之前沉积接触层和牺牲硬停止层，平坦化至该硬停止层且蚀刻从而去除该硬停止层。

37.  根据权利要求33的制造存储器阵列的方法，还包括步骤：
在沉积导电层的步骤之前沉积第三SiO₂层；
平坦化所沉积的第三SiO₂层；以及
沉积粘合层。

38.  根据权利要求35的制造存储器阵列的方法，还包括重复权利要求33的步骤，除了用沉积二极管层从而形成具有与第一电流方向相反的第二电流方向的二极管的步骤代替所述沉积二极管层的步骤。

39.  一种存储器结构，包括：
第一存储器柱，形成在位线上且包括，
第一单极可重写电阻随机存取存储器(RRAM)堆叠；
第一二极管，具有第一电流方向且形成在该第一堆叠之上；以及
字线，形成在该第一存储器柱之上。

40.  根据权利要求39的存储器结构，其中该可重写堆叠由金属-绝缘体-金属(MIM)制成。

41.  根据权利要求40的存储器结构，还包括第二存储器柱，形成在该字线上且包括，
第二单极可重写RRAM堆叠，形成在该字线上；以及
第二二极管，被定位为具有与所述第一电流方向相反的第二电流方向且形成在该第二堆叠上。

单极电阻随机存取存储器及垂直堆叠架构
技术领域
本发明总地涉及基于低电流、垂直堆叠单极(unipolar)电阻随机存取存储器(RRAM)的固态(或非易失性)超低成本大容量储存器件(或存储器)，特别地，涉及存储单元的三维(3-D)交叉点布置，其形成由低电流垂直堆叠单极RRAM制成的超低成本固态存储器或大容量储存器件。
背景技术
现在，基于多晶硅(Poly-Si)二极管和一次写入反熔丝(anti-fuse)的三维可编程只读存储器(PROM)在商业应用中日益引起注意，其具有比可重写固态存储器的当前低成本领先者即两位每单元NAND闪存更便宜的优点。关于该主题的细节，读者可参考“512 Mb PROM With 8 Layers ofAntifuse/Diode Cells”，M.Crowley et al.，2003 IEEE International Solid-StateCircuits Conference，paper 16.4(2003)和“Vertical p-i-n Polysilicon Diode withAntifuse for Stackable Field-Programmable Rom”，S.B.Herner et al.，IEEEElectron Device Letters，vol.25，pp.271-273(2003)。但是，这些垂直堆叠存储器具有有限的应用，因为它们不可重写。另外，每单元仅可存储一位，因为反熔丝或者熔断或者不熔断。
以简要背景的形式，将论述非易失性或固态存储器的不同类型。在相变存储器(PCRAM)中，相变电阻器的高和低电阻态(非晶和结晶)用于存储位。通常，此可编程电阻器与二极管或晶体管串联使用从而形成存储单元。通过导通高电流流过该电阻器以使该材料到达结晶温度或熔化温度(约400至600℃)来实现PCRAM写入。熔化材料的快速冷却产生非晶(高电阻)相。写入结晶相需要更长时间用于产生成核和生长(约50纳秒(ns))且产生比非晶相低约100倍的电阻。采用适当的电流或脉冲周期，可以获得中间电阻值(部分结晶材料)。例如，如果材料电阻被控制为落在四个电阻范围内，每个存储单元可以以与两位每单元闪存利用晶体管阈值电压的四个范围存储两位非常类似的方式存储两位。相变存储器可分为称为PCRAM或PRAM的单极PRAM型或奥弗辛斯基通用存储器(Ovonic UniversalMemory，OUM)。因为PCRAM是单极的，所以二极管可用于以一方式操纵穿过单元的电流，所述方式类似于用于使用反熔丝的3D PROM的方式。然而，由于两个主要原因而PCRAM不与此构架兼容。第一，多晶硅二极管在制造期间需要约750℃，在该温度一般相变材料是不稳定的。第二，PCRAM在重置(熔化)期间需要至少10⁶A/cm²的电流密度，这是比能通过多晶硅二极管提供的电流更高的电流。关于此主题的进一步细节，读者请参照“CurrentStatus of the Phase Change memory and its Future”，S.Lai，InternationalElectron Devices Meeting(IEEE)，pp.10.1.1-4(2003)。可以在文献中发现许多其他类型的可变电阻存储器，但是具有类似的与多晶硅二极管的不兼容性。
一类单极且能满足与多晶硅二极管的电流密度和温度兼容性要求的存储器是基于二十世纪六十年代首先描述的特定类型的电介质膜，类似于现在正在开发的某类型RRAM的操作，将在下面相关于图4进一步详细论述。例如，除了相变存储器之外，存在具有电可编程电阻的其他材料。他们中的一些是基于在电介质材料中存储电荷。当小(读)电压被施加时，电流由于费米能级附近域(domain)(例如掺杂剂、缺陷、纳米颗粒、小极化子等)之间的电荷遂穿(跳跃(hopping))导电而流动。当大(写)电压被施加时，由于缺陷例如悬键(dangling bond)的存在而电荷会以高能配置被捕获。当小(读)电压被再施加时，捕获的电荷的库仑场调制流动的电流(例如通过改变电极-电介质界面的势垒)。因此，材料具有电可编程电阻。对于将用于单极RRAM的这样的材料，一定可以施加具有相同极性的适当电压脉冲(振幅和周期)，使得所存储的电荷被移除且电阻返回到初始值。
如在PCRAM中，可以根据存储电荷的量获得中间电阻值。通过控制电阻值落在四个范围之一，两位信息能存储在单个单元中。对于与这些器件有关的其它信息，读者可以参考下列文献：“New Conduction and ReversibleMemory Phenomena in Thin Insulating Films”J.G.Simmons and R.R.Verderber，Proc.Roy.Soc.A，vol.301，pp.77-102(1967)；“Novell ColossalMagnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)”，W.W.Zhuang et al.，International Electron Devices Meeting(IEEE)，pp.7.5.1-4(2002)；“Electrical Current Distribution Across aMetal-Insulator-Metal Structure During Bistable Switching”，C.Rossel et al.，Journal of Applied Physics，vol.90，pp.2892-2898(2110)；“Field-InducedResistive Switching in Metal-Oxide Interfaces”，S.Tsui et al.，Applied PhysicsLetters，vol.85，pp.317-319(2004)；以及“Ultra Low-Cost Solid-StateMemory”，B.Stipe，美国专利申请No.2004/0245547 A1。
基于在晶体管的浮置栅极上存储电荷的闪存具有非常严重的缩小挑战，因为浮置栅极周围的电介质必须至少8纳米(nm)厚从而保持电荷十年。这使得浮置栅极难以适当地调制晶体管的沟道传导。另外，用于编程闪存的电压必须大于约8伏特，使得难以缩小用来提供编程电压的外围晶体管。特别是对于多位存储，由于相邻栅极之间的干扰，使NAND闪存在40nm以下具有非常严重的缩小挑战。由于这些限制，强烈需要发现一种比闪存更能缩小的可重写存储器。
闪存包括构建在晶片上产生一层存储器的晶体管。为了降低成本，一层以上存储器可彼此堆叠，生产三维存储器结构，例如前述一次可编程反熔丝存储器。以此方式，存储器的每层加工步骤的数量减小，即，每层存储器会需要三个额外掩模步骤，而在常规存储器处理例如闪存中，会需要20-30个掩模层来产生一个存储器层及互联。然而，基于反熔丝的三维垂直堆叠存储器具有受限的应用，因为他们不能被重写。另外，由于包括在存储器结构中的反熔丝或者熔断或者不熔断，由此允许每单元仅一位的存储容量，所以每单元能存储仅一位。
堆叠的3维存储器结构背后的想法是放置全部复杂电路在底部且放置仅由交叉导线之间的存储元件构成的简单存储层在复杂底电路上。现在给出这样的结构用于讨论。
图1示出现有技术三维存储器单元结构10，包括二极管12和反熔丝14构成的柱(pillar)11以及二极管44和反熔丝46构成的柱25。反熔丝14和反熔丝46每个分别有效地由SiO₂层13和34制成，分别热形成在柱11和25顶部，其细节将稍后说明。
在TiN层42上形成位线30，在位线30上形成例如由TiN制成的阻挡层(barrier layer)43。阻挡层43之上形成p+40、i38和n+36，其示出为形成n+-i-p+二极管44，SiO₂层34形成反熔丝46且示出为形成在n+36上。TiN层32示出为形成在SiO₂层34上。字线28示出为形成在TiN层32上，且在层32上如下形成二极管12和反熔丝14结构。二极管12由p+-i-n+掺杂制成，示出为p+16、i18和n+20，后者示出为形成在TiN层24上。SiO₂层13示出为形成在p+16上，TiN层22示出为形成在SiO₂层13上。位线26示出为形成在TiN层22之上。示出在位线26和字线28之间的结构如上所述地在字线28和位线30之间重复。
TiN层22用作SiO₂层13和位线26之间的粘合层，类似地，TiN层32用作SiO₂层34和字线28等之间的粘合层。
是热氧化硅的SiO₂层13和34充当反熔丝，因为当高电压施加到其上时，通过产生穿过SiO₂的短路而反熔丝熔断。一般地且在熔断或短路之前，SiO₂在高电阻态。熔断SiO₂与否产生逻辑“1”或“0”态。一旦SiO₂层13熔断，在位线26与二极管12之间产生短路。类似地，一旦SiO₂层34熔断，二极管44与字线28基本短路。
如图1所示，位线和字线交替，使得例如字线28出现在位线26和30之间。此外，二极管44和12相对于彼此在相反方向上形成，即二极管44面向上方而二极管12面向下方，允许在两个不同存储单元之间共享位线和字线，由此减少掩模步骤的数量且减少成本。应注意，虽然图1未示出，结构10被重复从而形成许多层，延伸结构10的柱11和位线-字线-位线布置。通常，考虑到成本和产率问题，每存储芯片制作四或八层。如果每层消耗三掩模(包括通孔)，八层需要24掩模。这类似于制造控制电路所需的掩模数量。超过约八层或十六层，存储器的每层的总处理成本不再显著下降。
简要地，现在将论述用于形成结构10的制造步骤。所描述的步骤应用于形成位线26和字线28之间的结构10的部分以及位线30和字线28之间的结构10的部分。TiN层和诸如钨的金属层被设置且构图从而形成多条导线，其成为位线或字线且其上沉积SiO₂。接着，进行化学机械抛光(CMP)工艺从而平坦化表面，使得导线之间的空间被填充以SiO₂。随后，沉积其他材料从而制造柱25，例如TiN，用作阻挡层使得金属导线(位线)30不与后面的硅层(p+)40混合(形成硅化物)。
接着，p掺杂硅(p+)被沉积且本征硅(i)被沉积，最后，n型掺杂剂被注入，形成p-i-n二极管。接着，与另一CMP步骤一起用SiO₂进行回填(back fill)，这样，形成嵌入在SiO₂中的多个柱。其顶部是暴露的硅。接着，硅层的暴露部分被热氧化，形成SiO₂反熔丝46。通常，在制造全部存储器层之后硅二极管用高温退火结晶。位线和字线的交叉状态被称为交叉点阵列。
图1的结构10的问题在于，很大部分上由于使用允许仅一次可编程性操作的反熔丝14或46，导致其不是可重写的。此外，在图1的结构10中每单元仅能存储一位。
需要一种可重写的可变电阻存储器，其能够代替反熔丝且与多晶硅二极管兼容。还需要一种单极器件，其可以利用相同方向的电流被写入和擦除且能经受硅结晶期间所使用的约750℃的高温。操作期间所需的电流密度不应超过多晶硅二极管的电流携载容量。需要低成本单极可重写的可变电阻存储器，由存储单元的交叉点阵列制成，彼此垂直堆叠且与具有10²至10⁵A/cm²左右的电流密度和约10⁴欧姆至10⁷欧姆的电阻的多晶硅二极管兼容。还需要一种制造低成本存储器的结构及方法，该低成本存储器例如为单极可重写可变电阻存储器，由存储单元的交叉点阵列制成，彼此垂直堆叠且与多晶硅二极管兼容。
发明内容
本发明提供一种具有三维结构的低成本、高性能、可重写的非易失性(或固态)存储器。
本发明的一个实施例包括一种低成本单极可重写可变电阻存储器，由存储单元的交叉点阵列制成，彼此垂直堆叠且与多晶硅二极管兼容。
在本发明的一个实施例中，存储结构100包括柱，该柱包括二极管118，其又形成在MIM RRAM堆叠120上，堆叠120位于位线122上。二极管118形成在字线112下。可选地，阻挡层可以形成在RRAM堆叠120和二极管118之间。该存储器结构100制成的存储器的所述位线和字线的交叉形成存储单元的层，形成具有数百万存储单元的三维存储阵列，大量存储单元设置在芯片或集成电路上。
本发明的另一实施例包括半导体控制电路上的3维存储器布置。该布置由存储器树构成，每个存储器树具有一个树“干(trunk)”，其是垂直连接的金属柱，以及在多个层中的水平“枝”(或者字线)。在树中，该字线共享到控制电路的公共垂直连接。该字线可以延伸在该垂直连接的任一侧。存储器树以多行布置。两类存储器树在存储器树的行方向上交替，使得其各个垂直连接可以彼此间隔开方便的距离。在至少一层中，多个位线垂直于所述字线形成，每个在树行的末端具有到控制电路的独立垂直连接。字线和位线的交叉之间是存储器柱，由一系列连接的二极管结构和单极RRAM存储器结构构成。这些存储器柱在多个层中。以此方式，字线和位线通过存储器柱连接。每个字线可以连接到一或两层位线。每条位线可以连接到一行树中每个树的一或两条字线。每条位线被两种类型的树共享。
附图说明
图1示出现有技术三维存储单元结构10；
图2示出根据本发明一实施例的存储结构100；
图3示出根据本发明另一示例实施例的存储结构300；
图4(i)和4(ii)示出图2的MIM RRAM堆叠110和120的每个的能量图；
图5示出3维存储器布置500的示例性布置的剖视图；
图6示出位线504的顶视图，包括在树行端部的垂直连接600的点；
图7示出图6的位线504的侧视图；
图8-10示出存储单元498的树的不同布置；
图11示出存储阵列1100的总布局。
具体实施方式
如本领域所知，存储单元的大交叉点阵列可被形成且垂直堆叠在彼此上。例如，阵列可以通过8192字线在层1，128垂直位线在层2，8192字线在层3，128位线在层4，继续直到8192字线在层9来形成。存储单元形成在位线和字线的交叉点，从而形成8层存储单元。这样，3维阵列包括八百万存储单元且大量阵列可包括在半导体管芯(die)上。
如前所述，在每个存储单元内的是RRAM器件和多晶硅二极管。二极管在垂直相邻的存储层中沿相反方向指向，使得电流可以从每条位线流到直接在该位线之上或之下的16384条字线的任一条。因此，位线和字线被“共享”(除了最底部的字线和最顶部的字线，其通常为了控制电路的对称而外部连接到该阵列)，其将相关于本发明的各实施例而变得明显。因为二极管将电流限制到仅一个方向，所以可以在3维阵列中将电流限制到仅一个存储单元，或者，如果需要的话，通过控制位线和字线的每个上的电压而同时到多个存储单元。现在将参照附图描述存储器布置的各种实施例。
现在参照图2，根据本发明一实施例示出存储器结构100。存储器结构100示出为包括形成在粘合层104上的位线102，粘合层104的一个示例是TiN，其又形成在接触层106上。二极管108形成在接触层106下面，二极管108下面形成单极可重写RRAM堆叠110，其一个示例是金属-绝缘体-金属(MIM)RRAM堆叠，堆叠110下面形成字线112。MIM RRAM堆叠110、二极管108和接触层106形成柱111。可选地，阻挡层109例如TiN可形成在RRAM堆叠110与二极管108之间从而防止与硅接触。
结构100包括柱117，垂直堆叠在柱111下面且由接触层116形成，接触层116形成在二极管118上面，二极管118又形成在MIM RRAM堆叠120上面，MIM RRAM堆叠120位于位线122上。可选地，粘合层124形成在位线122下面。实际上，接触层116和接触层106也是可选的。没有层116时，二极管118直接形成在字线112下面，否则，接触层116直接形成在字线112下面。可选地，阻挡层119例如TiN可形成在RRAM堆叠120与二极管118之间。位线102和122以及字线112由金属材料制成且结构100制成的存储器的位线与字线的交叉形成存储单元的层，形成具有百万存储单元的三维存储器阵列，大量存储单元位于芯片或集成电路上。
在一个实施例中，二极管108和118的每个包括多晶硅。
在图2中，堆叠110示出为包括金属(M)层160，其下面形成绝缘体(I)层162，其下面形成金属(M)层164，这样，形成MIM堆叠。类似地，堆叠120示出为包括金属(M)层166，其下面形成绝缘体(I)层168，其下面形成金属(M)层170，这样，形成MIM堆叠。应理解，虽然图2中仅示出两个柱，但是在例如相关于柱111和117示出的垂直堆叠形成中可采用许多柱。在本发明的一个实施例中，每个MIM堆叠110和120中的绝缘体层例如层162或层168由不同绝缘层形成。即，它可以由两个、三个或更多相同或不同类型绝缘材料的层形成。所述层可具有相同的基本材料，区别在于具有不同的原子成分。另外，在本发明的另一实施例中，MIM堆叠的每个中的金属可以是不同成分的。例如，M层160可以由与M层164不同类型的金属制成，类似地，M层166可以由与M层170不同类型的金属制成。在另一实施例中，所述两个金属类型可以是相同的。每个MIM堆叠中的金属层由Pt、Ir、Pd、Ru或Rh制成，但是也可以采用其他金属材料来形成所述金属层。
二极管108和118由多晶硅制成，在垂直相邻存储器层中他们相对于彼此沿相反方向指向，使得电流可以从每条位线流到该位线直接上面或下面的字线的任一个。因此，位线和字线被“共享”(除了最底部的字线和最顶部的字线，其通常为了控制电路的对称性而外部连接到该阵列，所述控制电路位于存储器芯片的最底层)。因为二极管108和118限制电流流到仅一个方向，所以可以限制电流流到三维存储器阵列的仅一个存储单元，或者，如果需要的话，通过控制位线和字线的每个上的电压而同时到多个存储单元。
层104、114和124用作粘合层，使得导线(wire)粘合到SiO₂电介质。层106和116用作接触层，在CMP期间保护硅，且还用作CMP硬停止层，使得在CMP工艺期间，由于这些层的硬特性而抛光自动地停止在这些层。层106和116中用于TiN的其他替换包括但不限于TaN和TiAlN。
与图1的现有技术结构10相比，根据本发明一实施例，图2的结构100用可重写器件即RRAM结构替换反熔丝14和46。该RRAM结构与用于制造存储器堆叠的制造步骤兼容，从而承受高温且是单极的，即利用一个方向的电流写“1”或“0”，且需要合理的电流水平，因为多晶硅二极管不能提供非常高的电流。
是多晶硅二极管的二极管108和118可以是p-i-n二极管且如前所述地形成。为了形成二极管108，n掺杂非晶硅被沉积，接着是本征硅。进行注入从而制成p型层。底层被原位掺杂，即，它被以此方式沉积。顶层，其是是p掺杂的，被注入。在前面形成的下存储器层中，前述步骤被颠倒从而产生沿与二极管108相反的方向指向的二极管118。为了产生二极管118，p型层首先被设置，其被原位掺杂且然后纯硅被设置，且然后n掺杂剂被注入，产生p-i-n二极管118，其沿与二极管108相反的方向取向。即，在垂直相邻存储器层中二极管沿相反方向指向。相反方向的原因是使得电流从字线直接上方或下方的位线的任一条流到每条字线，于是，“共享”除了最底层的字线以外的字线，如前所述。以这里描述的方式，构建全部存储器层。
构建全部存储器层完成后，所述层被加热至高温，足以结晶全部二极管，例如二极管108和118，且该工艺将非晶态的二极管转化为多晶硅二极管。即，高温在约750℃将全部二极管结晶。为了将二极管的非晶态转化为多晶硅二极管，高温退火工艺被采用。
为了扼要重述柱的形成，例如图2的柱110或120，SiO₂电介质被沉积且被平坦化从而将控制电路与存储器阵列隔离。可选的粘合层(例如TiN)和互连层(例如钨)被沉积且被蚀刻从而形成字线的第一层。SiO₂被沉积且再次使用CMP以平坦化。然后，MIM RRAM堆叠存储器层被沉积且Si二极管层被沉积，如以上详细论述的那样。
势垒材料(或层)例如TiN或TiAIN可以可选地用来防止存储器电极与底Si(硅)二极管层的混合。二极管可以是p/n、p-i-n，或者金属可用来形成肖特基二极管。通常，二极管是p-i-n，具有原位掺杂的下层和通过注入掺杂的上层。所沉积的硅可以是非晶的或者可以在沉积期间部分结晶(全部结晶且掺杂剂激活可以通过形成3D阵列之后的热退火实现)。
就此，可选的硬欧姆接触层(例如TiN)可以沉积在硅上且整个堆叠被向下蚀刻穿过MIM RRAM层从而形成柱。SiO₂被沉积且CMP被用来平坦化其表面。硬欧姆接触层提供CMP停止且在CMP期间保护硅。在另一变型中，较软金属接触层可被使用且在其上使用牺牲硬掩模材料(例如DLC碳)。牺牲层稍后在CMP之后被去除(例如通过使用氧基蚀刻)。就此，在下一层导线被形成之后，整个工艺被重复，除了二极管的方向颠倒。如果两个不同金属层被使用在MIM RRAM堆叠结构中，即金属层160不同于164或金属层166不同于170，这些金属的顺序也被反转从而维持相同器件极性。
MIM RRAM堆叠110和120分别代替图1的反熔丝14和46。以此方式，结构100变成可重写的。即，关于每个柱，例如柱110，电荷可逆地捕获在绝缘体层162中。
阻挡层119可以可选地形成在MIM RRAM堆叠120的顶金属层166与二极管118之间。前述阻挡层选择的使用很大程度上基于MIM堆叠中使用的金属的类型，即，如果使用的金属不容易扩散到硅中，可能不需要使用阻挡层。
另外，供选地，MIM RRAM堆叠110可设置在二极管108之后或在其上，而不是设置在字线112上。类似地，MIM RRAM堆叠120可以设置在二极管118上，而不是在位线122上。设置MIM RRAM堆叠110和120在位线或字线上的优点在于位线或字线的表面由于CMP而被抛平，然而，多晶硅会由于硅的结晶而是粗糙的。
绝缘体层162和168可以由各种绝缘材料形成，包括但不限于掺杂的Si₃N₄、掺杂的SiO₂、NiO、ZrO₂、HfO₂、TiO₂、Cu₂O或PCMO。
MIM RRAM堆叠110和120是单极的且形成基于结构100的存储器阵列，他们需要每层少达两道掩模来制造。因此，制造成本与常规存储器例如闪存相比有效减少。通常，处理与掩模步骤的数量成比例，占制造存储器的总成本的约60％。因此，使处理步骤的数量加倍增大成本约60％。而在图2和3的实施例中，掩模的总数加倍，当采用八层柱堆叠时获得八层存储器，因此，与常规技术相比有效地增大了存储器8倍。另外，在常规存储器中，晶体管底层即控制电路需要设置在存储器器件的阵列的外围。然而，采用三维存储器例如结构100制成的存储器，控制电路可位于存储器阵列下面，由此节约一半硅占用面积且进一步减小制造成本。
图3示出本发明的另一示例性实施例，其中存储器结构300示出为包括粘合层324，其上示出为形成位线322。阻挡层316示出为设置在位线322上，其上示出为形成二极管318，二极管318上形成MIS RRAM堆叠320，由半导体层366制成，与二极管318相同。绝缘体层368示出为形成在二极管318上，绝缘体层368上示出为形成金属层370。
TiN层314示出为形成在金属层370或堆叠320上，层314上形成字线312，其上示出为形成单极可重写RRAM堆叠310，其一个示例是金属-绝缘体-半导体(MIS)。堆叠310示出为由金属层360、绝缘层362和半导体层364制成，半导体层364是二极管308，类似于柱321的构成。金属层360形成在字线312上且在其上示出为形成绝缘体层362。二极管308示出为形成在堆叠310上且在二极管308上示出为形成接触层306。TiN层304示出为形成在接触层306上且在其上示出为形成位线302。
应注意，层324、314、304、306和316是可选的。MIS RRAM堆叠310和320是单极的。接触层316、二极管318和MIS RRAM堆叠320形成柱321。
在图3中，图2的堆叠110和120的MIM结构被MIS结构代替，且维持了与图2相同的电流方向。图3的MIS结构缺少图2的MIM结构的金属层之一。因为图3的二极管指向与图2相同的方向且电流仅沿一个方向流动，即从位线302朝向字线312。MIS RRAM堆叠相对于相同柱的二极管的设置呈现为在金属-绝缘体界面捕获负电荷。换言之，由于二极管308向下指向，电子流从金属层360到绝缘体层(或电介质362)中且被捕获电荷产生在金属-绝缘体界面，例如通过图2的MIM结构进行。
在图3中，因为二极管318向上指向，电子流从金属(金属层370)到电介质(绝缘层368)中，且捕获电荷将产生在金属-绝缘体界面，如MIM存储器结构那样。为了维持上柱堆叠(或堆叠310)的对称性，MIS存储器结构(或堆叠320)在二极管318上，使得捕获电荷仍在金属-绝缘体界面。另外，在接触层306上，牺牲硬掩模(未示出)例如DLC可以用作CMP停止层。
图4示出图2的MIM RRAM堆叠110和120的每个的能量图。在400，示出没有脉冲时的能量图，载流子流动方向由402表示。垂直轴表示能量。此时绝缘体层404具有低电阻。在406，其发生在编程或写操作期间，高电压脉冲被施加且电荷被捕获在408或前面论述的金属-绝缘体界面附近，在定域能级的带的顶部附近。接着，在410，绝缘体层表现高电阻，同时捕获电荷仅保持在定域能级的带的顶部。在410和400高电阻和低电阻之间的差别约为100倍或更大。如在412所示，电荷迅速迁移(扩散)远离该界面到电介质的中心附近稍低能量的状态。接着，在414，当低电压脉冲被施加时，捕获电荷被扫出绝缘体层，在416，绝缘体层再次进入低电阻态。在图4所示的全部状态中电流的方向保持相同，因此，可使用二极管从而利用相同方向的电流写和擦除存储器。
如图4的载流子能量图所示，单元结构包括金属-绝缘体-金属(MIM)或金属-绝缘体-半导体(MIS)配置中的电介质层或电介质多层。跨器件的低电压的应用引起由电介质中费米能级附近的域(domain)之间的电荷隧穿(跳跃)传导导致的读回电流。这些域通常分隔开2或3纳米且可以是掺杂剂、纳米颗粒或缺陷，或者在某些材料中他们可以是热生成的小极化子，如在CMR材料中那样。短的大电压脉冲(约5V)的应用捕获电荷在一界面附近在高能量配置的电介质中，使得读回电流显著减小且器件在高电阻态。这些陷阱一般是电介质或电介质多层中的缺陷例如悬键。
通常，高电阻由捕获电荷导致的在界面处的电场改变引起。该捕获电荷，其导致电阻的调制，可以停留在界面附近或者可以通过扩散朝向电介质的中心迁移到相似能量的附近位置。由于大的能量差或者可能由于稳定了电子-电子相互作用，该捕获电荷不太可能隧穿到对读回电流有贡献的定域较低能量态。因此，存储器是非易失性的。中电压脉冲(约3V)或较长大电压脉冲的应用去除捕获电荷且使器件返回到低电阻态。通过小心地定时脉冲长度和振幅，仅一些捕获电荷会被去除，可以达到稳定的中间电阻态。控制电路可以监视该电阻，直到达到期望电阻。通过将电阻划分为四个范围，两位信息可存储在每个存储单元中。
接着，将相关于图5-10显示和描述将柱用导线连接到硅控制电路的不同方式。应注意，图5-10示出这些布线方案的示例，其他布线方案也可容易地被采用而不偏离本发明的范围和精神。
根据本发明，3维存储器500的示例性布置的剖视图示于图5中，根据本发明一实施例其示出为具有树状布置的字线和存储器柱。3维存储器布置500包括多个存储单元(或存储器柱)498，其每个是柱，类似于图2和3的柱111和117。柱502的阵列示出为形成在位线504下面。存储器单元498以树状结构布置，这里称为“存储器树”。虽然由于其所示的平面图而图5、8、9和10未以此方式示出，但是存储器树以延伸超出页面的行布置。在两不同类型的存储器树被采用的情况下，第一类型在行中在第一位置，第二类型在行中在第二位置，且在第三位置是第一类行的另一个，等等依此类推，存储器树的行延伸超出页面。在本发明的一个实施例中，整个树状存储器布置中采用相同类型的存储器树。为了图5的简化而没有示出全部存储器单元498。
树状存储器布置具有许多优点，其中有，超过一个存储器层(树枝)一起连接到公共垂直互连(树干)。这样，支持电路大大简化，垂直互连的数量最小化，单元之间的干扰最小化。树状存储器布置最初被讨论用于不包括二极管的存储器单元(例如FRAM或双极RRAM)，其中串扰和干扰是尤其重要的问题。然而，本发明各种实施例的树结构对于存储器柱中具有二极管的单极RRAM而优化。对于树状布置的更早论述，读者可参考B.Stipe的美国专利公开No.US2004/0245547A1，标题为“Ultra Low-Cost Solid-StateMemory”，在此引用其全部内容作为参考。
五个存储器树501、503、505、507和509示出为形成包括在存储器布置500中的树布置511。字线506形成树的树枝。为了增加透视到存储器布置500，两个剖面示出为包括两类存储器树，“类型A”和“类型B”，位线504离开纸面。在此示例中，B型树相对于A型树偏移半个树距离。类型A和类型B在位线方向上交替从而形成树的行，使得相同位线首先经过A类型的树，然后B，然后A，等等。柱502的每个包括MIM RRAM堆叠和二极管，与图2所示类似，或者可以是MIS RRAM堆叠以及二极管，与图3所示类似。然而，与图2和3不同，存储器布置500使全部二极管指向相同方向，这样，避免“共享”位线且避免共享字线。这是因为字线和位线仅连接到存储器柱的一层。
树干512的每个，其示出为以垂直于字线的形式延伸，被另外的存储器层共享。然而，重要的是要注意，仅一个树干延伸穿过每个树。用于每个树的驱动器514通过晶体管的使用来驱动每个树。例如，树503的驱动器包括晶体管516，其耦接到树503的树干512。虽然仅一个晶体管示出为耦接到每个树的树干，但是为了清晰起见而未示出其余的选择电路。晶体管516形成在硅衬底上。树干和树枝由导电材料例如钨制成。
在图5的树状布置中，一层以上存储器示出为一起耦接到公共垂直互连，即树干512。因此，支持电路大大简化，垂直互连(树干512)的数量最小化，单元之间的干扰因此最小化。图5的树结构针对存储器柱中具有二极管的单极RRAM特别优化，所述单极RRAM的示例示于图2和3中。
如图5所示，存储器柱502沿位线布置在不同位置，即位置508和510，在字线树的树枝上，每个字线树枝连接连接到一层存储器柱且连接到另一层中的一层位线。存储器柱中的二极管将电流限制到仅一个方向(例如从位线到字线)，在所有层中全部二极管指向相同方向，与相关于图2和3所示的相反，如前面注意到的那样。
如图5所示，存储器柱布置在不同层中在字线树的树枝上，一层中的每条字线树枝连接到一层存储器柱且连接到另一层中的一组位线。存储器柱中的二极管将电流限制到仅一个方向(例如从位线到字线)且每层中全部二极管指向相同方向。A类型和B类型的树在树的行中交替，位线穿过所述行。以此方式利用两类树的优点在于加宽树干距离从而产生更多空间用于驱动电路(4F间隔而不是2F间隔)且允许更宽的树干以便更易于制造。应意识到，树枝的长度可以增大从而产生用于树下复杂控制电路的空间。例如，每个树枝可具有10到100或更多存储器柱。图5的树结构的优点之一在于二极管全部指向相同方向从而易于制造。
树状结构相对于在相邻位置的树在其行位置偏离半个单元或树，位线穿过所述行。此偏离在图5中通过两类树的绘示而示出，A类树，示出为在位置508，B类树，示出为在位置510。以此方式，使用两类树结构的优点在于隔开所述树从而产生更多空间用于驱动器514且允许更胖或更宽的树干以利于制造。以此方式，有A-B型树布置且以此方式继续，如ABAB...。单位“F”通常用在工业中用于表示光刻的分辨率且在图5的结构中，4F间隔而不是一般的2F间隔被采用在沿行方向相同类型树的树干512之间，其使制造容易，因为以每4F而不是2F使用晶体管。
仅一个树干被用来向树的每个字线提供金属连接，由此减少掩模步骤的数量且减小制造成本。由于图5的树布置，控制电路可设置在树下。此外，虽然仅一个晶体管516示出在每个树的树干512处，但是可以有且通常有更多晶体管。然而，一个选择特定的树，在其树干处该晶体管耦接到该树。此外，树枝通常非常长，许多存储器单元包括在其中。
图6示出位线504的顶视图，每个包括垂直连接600用于连接位线到选择择电路和检测放大电路。位线504之间的间隔是2F，因为每条位线是F宽且每条位线之间的间隔是F。垂直连接之间的间隔是4F，利于控制电路的制造。在垂直连接600的末端的每个选择晶体管可以间隔开4F。每条位线具有到硅的独立连接，然而，字线不是每个具有这样的连接。图7示出图6的位线504的侧视图，包括在树行的末端的垂直互连600。为了清楚起见，选择晶体管未示出在垂直互连600的底部。现在将参照存储单元498的树的不同布置论述图8-10。
在图8中，树的树枝示出为包括树的每个树枝之上和之下的存储器单元498，每个存储单元498连接到位线。这样，每个树枝连接到两层存储器柱或存储器单元。每条位线804通过一层存储器柱连接到仅一层字线树枝802。这样，树枝被共享，但是位线不被共享，与图5所示的相反。图8示出3维存储器800的另一示例性布置的剖视图，其类似于存储器布置500，除了这里描述和显示的差别之外。
如图8所示，一层中的每个树枝可连接到垂直相邻层中的两层存储器柱和两层位线。在此情况下，每条位线连接到仅一层字线树枝。因此，树枝被共享但是位线不被共享。二极管在每个存储器层中交替方向。
字线802被共享，但是，位线804不被不同层中的存储器柱共享。位线804形成在每层树枝之上和之下，存储器单元498形成在每个树枝之上和之下。在此情况下，二极管在方向上交替，即，垂直相邻存储器柱的二极管面向相反方向。沿A类型树干或B类型树干的行，树干812之间的间隔是4F，但是其他间隔也可被采用。如前所述，4F的间隔利于减轻制造限制。图8的树以与图5相同的方式在树行的方向上在相邻位置上偏移。然而，因为仅有一半的树枝，图8的布置与图5的布置相比通过需要更少掩模而减小了制造成本。
图9示出另一示例性存储器树布置900，其中字线和位线902两者都被存储器单元或柱共享(如前所述，除了顶部和底部字线以外)。在每条位线902之上和之下有存储器单元498，且在每条字线904之上和之下有存储器单元498。行位置908和910的每个具有两层位线902，与图8不同，图8中4层位线用于相同数量的存储单元，因此位线的数量减半，由此降低制造成本。在位置908的A类型树是在位置910的B类型树的镜像，这两种类型沿树的行方向交替。然而，难以形成树干，因为树干隔开2F，而不是隔开4F。然而，由于位线和字线被共享，所以位线的数量减半且制造期间节约了掩模。此外，连接到位线端部的选择电路(未示出)的数量减小。树干的数量保持与图5和8相同，连接到每个树的存储单元498的数量也保持相同。然而，树干在位置上不偏移。在图9中，在存储器柱的每个垂直相邻层中二极管交替，且其结构对应于图2。如图9所示，一些字线(或树枝)904具有形成在其下的存储单元(或柱)498，其下是位线902。一些字线904具有形成在其上的存储单元498，其上是位线902，一些字线904具有形成在其下和其上的存储单元498。应注意，为了简单起见，仅有限数量的存储器单元498示出在图9中，然而，实际上可形成更多。此外，这里使用时，术语“树枝”指的是“字线”。
图10示出另一示例性存储器布置1000，树枝(或字线1004)和位线1002被共享。树干1012相对于位置1008和位置1010在位置上偏移。A类型树是B类型树的镜像。位置1008包括A类型树，位置1010包括B类型树，其允许在行中A类型树的树干1012与下一A类型树之间4F的间隔。由于偏移，最近的B类型树干可以是4F或者更远。另外，树干1012的主要截面是胖或宽的，例如在界面1011所示。然而，为了易于制造，每个树干1012的一些截面1013必须与存储单元498尺寸相同，使得那些截面可以配合在沿行间隔开2F的树枝之间。本领域技术人员将意识到，树干的截面可以与在位线末端的垂直连接600的截面在相同时间形成从而节约掩模步骤。
图10和图5的比较表明，位线和树干的数量相同，树枝的数量仅增加一，存储单元层的数量从四增加到八。因此，仅近似地，与图5相比，需要五道额外掩模步骤来形成图10所示的树结构。存储容量加倍且控制电路复杂度类似。在图10中，A类型树是B类型树的镜像，所述偏移允许树干的截面1011更宽或更胖。在图10中，树干在位置1008和1010的每个中偏移。在树干更薄的截面1013中，树枝具有足够的空间，即2F，否则，树干将碰撞相邻树中的树枝。该偏差适合一个树类型的树干的厚截面且适合相邻的另一树类型的树的不工作区(dead space)。
为了选择存储单元(或存储器柱)498用于读或写，位线和树被选择。例如，被选择的位线变为高，未被选择的位线保持低，被选择的树变为低，连接到被选择的位线的未被选择的树通过将其变高而被保护。对于图5、8、9和10所示的结构，必须被保护的未被选择的树在两行树中。多个位线可以被选择从而在相同行、相邻行或者跨整个树阵列存取一位以上。优选地，每行或每行对(row pair)一次仅选择一位从而最小化检测放大器的数量。供选地，检测放大器可替代地连接到树，且树的行中的多个位可以被存取。即，每行可以再分为区(block)，具有为检测放大器选出区和行中的一个树的电路。
图11示出在每次选择每行或行对的仅一位的情况下集成电路或芯片1100的一般布局。树的行1104形成树阵列1108，在其外围形成检测放大器和行选择电路1106，在其底部形成列选择电路1110。A类型和B类型树1102在树的行1104的方向上交替。对于图5和8的情况，在A和B类型的位置方面有大的偏移。为了清晰起见其未示出在图11中。在一行中可以有1000至10000个树或更多，相同组的位线穿过整个行。在行的端部，每条位线独立连接到硅选择和检测放大电路。优选地，每层中位线的一半连接在行的一端且另一半连接在行的另一端。这允许需要被连接的位线中宽裕的4F间隔。每个树枝在长度上可以约100个存储器柱且可以有约100行树在每个树阵列中。
如果在树下有足够的空间，则检测放大电路和选择电路1106可以在阵列下而不是在外围以节约管芯面积。应注意，这里参考的图不是按比例的。
虽然已经根据特定实施例描述了本发明，但是可以预见，其替换和修改毫无疑问将对本领域技术人员变得明显。因此所附权利要求意在覆盖落入本发明实质思想和范围内的所有这样的替换和修改。