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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410855118.2(22)申请日 2014.12.30G06F 17/50(2006.01)(71)申请人上海华虹宏力半导体制造有限公司地址 201203 上海市浦东新区上海市张江高科技园区祖冲之路1399号(72)发明人吉远倩 廖梦星(74)专利代理机构北京集佳知识产权代理有限公司 11227代理人高静 骆苏华(54) 发明名称半导体器件的模拟方法及模拟装置(57) 摘要一种半导体器件的模拟方法及模拟装置，所述模拟方法包括：获得半导体器件的栅极尺寸；建立坐标系并将坐标系分为逻辑区和存储区；对逻辑区划分逻辑区方块，形成逻辑区方块。
2、，并获得每个逻辑区方块的子模型；对存储区划分存储区方块，形成存储区方块，并获得每个存储区方块的子模型；形成方块模型；在方块模型中提取工艺角参数；设置隔离沟，形成器件模型；基于器件模型和工艺角参数对半导体器件进行模拟，输出半导体器件性能信息。隔离沟能够有效的分开逻辑区和存储区，而又不影响到其他参数的连续性，能够避免在工艺角模拟中空白区域和重叠区域的出现，避免模拟计算报错，提高模拟的效率。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书9页 附图7页(10)申请公布号 CN 104462728 A(43)申请公布日 2015.03.25CN 10。
3、4462728 A1/2页21.一种半导体器件的模拟方法，所述半导体器件包括存储器件和逻辑器件，其特征在于，所述模拟方法包括：获得半导体器件的栅极尺寸，所述栅极尺寸包括栅极长度和栅极宽度；以所述栅极长度和栅极宽度分别为坐标轴建立坐标系，并将所述坐标系分为与所述逻辑器件相对应的逻辑区和与所述存储器件相对应的存储区；根据逻辑器件电学特性与栅极尺寸的关系对所述逻辑区进行划分，形成逻辑区方块，并提取每个所述逻辑区方块四个顶点的单模型，根据单模型获得每个逻辑区方块的子模型；根据存储器件电学特性与栅极尺寸的关系对所述存储区进行划分，形成存储区方块，并提取每个所述存储区方块四个顶点的单模型，根据单模型获得每。
4、个存储区方块的子模型；根据所有逻辑区和所有存储区的子模型，形成方块模型；在所述方块模型中提取工艺角参数；在所述方块模型中逻辑区与存储区之间设置隔离沟，并根据隔离沟调整存储区的边界，形成器件模型；基于所述器件模型和所述工艺角参数对所述半导体器件进行模拟，输出半导体器件性能信息。2.如权利要求1所述的模拟方法，其特征在于，所述调整存储区边界形成隔离沟的步骤包括：基于逻辑区的边界位置坐标与隔离沟宽度，获取所述存储区边界坐标。3.如权利要求1所述的模拟方法，其特征在于，所述隔离沟的宽度小于模拟的最小精度。4.如权利要求1所述的模拟方法，其特征在于，所述逻辑区和所述存储区外边界固定，所述逻辑区和所述存储。
5、区内部方块的边界不固定。5.如权利要求1所述的模拟方法，其特征在于，所述根据逻辑器件电学特性与栅极尺寸的关系对所述逻辑区进行划分的步骤中，所述逻辑器件电学特性包括所述逻辑器件的阈值电压和饱和电流；根据存储器件电学特性与栅极尺寸的关系对所述存储区进行划分的步骤中，所述存储器件电学特性包括所述存储器件的阈值电压和饱和电流。6.如权利要求1所述的模拟方法，其特征在于，所述提取每个所述逻辑区方块四个顶点的单模型的步骤包括：通过拟合所述逻辑器件的测试曲线提取所述逻辑区方块四个顶点的单模型；所述提取每个所述存储区方块四个顶点的单模型的步骤包括：通过拟合所述存储器件的测试曲线提取所述存储区方块四个顶点的单模。
6、型。7.如权利要求6所述的模拟方法，其特征在于，所述逻辑器件的测试曲线包括：所述逻辑器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线所述存储器件的测试曲线包括：所述存储器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线。8.一种半导体器件的模拟装置，所述半导体器件包括存储器件和逻辑器件，其特征在于，所述模拟装置包括：权 利 要 求 书CN 104462728 A2/2页3获取单元，用于获取所述半导体器件的栅极尺寸，所述栅极尺寸包括栅极长度和栅极宽度；坐标单元，与所述获取单元相连，用于根据所述栅极尺寸建立坐标系，并将所述坐标系分为与所述逻辑器件相对应的逻辑区和与所述存储器件相对应的存储区；。
7、建模单元，与所述坐标单元相连，包括：第一建模单元，用于划分逻辑区方块并提取所述逻辑区方块的子模型；和第二建模单元，用于划分存储区方块并提取所述存储区方块的子模型；整合单元，分别与所述第一建模单元和第二建模单元相连，根据所述逻辑区方块和存储区方块的子模型，形成方块模型；提取单元，与所述整合单元相连，用于在所述方块模型中提取工艺角参数；调整单元，与所述整合单元相连，用于在所述方块模型中逻辑区与存储区之间设置隔离沟，并根据隔离沟调整存储区的边界，形成器件模型；模拟单元，与所述调整单元和所述提取单元相连，根据所述器件模型和所述工艺角参数对所述半导体器件进行模拟，输出半导体器件性能信息。9.如权利要求8。
8、所述的模拟装置，其特征在于，所述调整单元根据逻辑区边界坐标与隔离沟宽度，设置所述存储区边界坐标，设置隔离沟。10.如权利要求8所述的模拟装置，其特征在于，所述隔离沟的宽度小于模拟的最小精度。11.如权利要求8所述的模拟装置，其特征在于，所述坐标单元划分的所述逻辑区和所述存储区的外边界固定，所述建模单元建立的所述逻辑区方块和所述存储区方块的内部边界不固定。12.如权利要求8所述的模拟装置，其特征在于，所述第一建模单元根据所述逻辑器件电学特性对所述逻辑区划分逻辑区方块，所述逻辑器件电学特性包括所述逻辑器件的阈值电压和饱和电流；所述第二建模单元根据所述存储器件电学特性对所述存储区划分存储区方块，所述。
9、存储器件电学特性包括所述存储器件的阈值电压和饱和电流。13.如权利要求8所述的模拟装置，其特征在于，所述第一建模单元通过拟合所述逻辑器件的测试曲线提取所述逻辑区方块四个顶点的单模型；所述第二建模单元通过拟合所述存储器件的测试曲线提取所述存储区方块四个顶点的单模型。14.如权利要求13所述的模拟装置，其特征在于，所述逻辑器件的测试曲线包括逻辑器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线；所述存储器件的测试曲线包括存储器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线。权 利 要 求 书CN 104462728 A1/9页4半导体器件的模拟方法及模拟装置技术领域0001 本发明涉及器件模。
10、拟领域，特别涉及一种半导体器件的模拟方法及模拟装置。背景技术0002 随着集成电路产业的发展，集成电路的规模越来越大，复杂程度越来越高。对器件进行建模模拟已经成为集成电路设计中越来越重要的一个步骤。器件的模拟建模可以大大缩短产品的设计制造周期，提高效率，节约成本，提高成品率等。而且在集成电路制程过程中会产生制程波动及器件尺寸的变化，这些都将导致器件或者电路性能的不稳定。因此检验产品是否如预计的那样工作是非常有必要的。例如产品的性能如何、性能的统计分布情况如何，这些模拟结果都将对于器件制程产生一个反馈的作用。0003 建立半导体器件模型，是对半导体器件进行模拟非常重要的步骤。器件模型的品质决定了。
11、集成电路通过模拟获得的特性与将要实际制造的产品特性的匹配度。目前，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOS)模型主要有两种：一种是方块模型(Binning Model)，另一种是全局模型(Global Model)。0004 参考图1，图1示出的是现有技术MOS器件方块模型示意图。其中，图中横坐标L为MOS器件的栅极长度，纵坐标W为MOS器件的栅极宽度。方块模型将尺寸阵列分为若干个方块(Bin)，每个方块具有自己的模型，称为子模型。每个子模型的参数由其对应方块四个角上的器件模型(所述器件模型称为。
12、单模型)所对应的参数计算得出。最终的方块模型就是由所有的子模型组成的。方块模型因其先对每个器件分别提取单模型，然后把所有的单模型通过“Binning”的过程生成最终的方块模型。所以方块模型与阵列中对应点的器件符合性较好。0005 但是，方块模型由许多子模型构成，容易在方块边界的地方出现不连续的问题，特别是对于非常规模型分区的情况，方块边界参数不连续，容易引起模拟无法进行的问题。发明内容0006 本发明解决的是提供一种半导体器件的模拟方法及模拟装置，提高半导体器件模拟的效率。0007 为解决上述问题，本发明提供一种半导体器件的模拟方法，所述半导体器件包括存储器件和逻辑器件，所述模拟方法包括：00。
13、08 获得半导体器件的栅极尺寸，所述栅极尺寸包括栅极长度和栅极宽度；0009 以所述栅极长度和栅极宽度分别为坐标轴建立坐标系，并将所述坐标系分为与所述逻辑器件相对应的逻辑区和与所述存储器件相对应的存储区；0010 根据逻辑器件电学特性与栅极尺寸的关系对所述逻辑区进行划分，形成逻辑区方块，并提取每个所述逻辑区方块四个顶点的单模型，根据单模型获得每个逻辑区方块的子模型；说 明 书CN 104462728 A2/9页50011 根据存储器件电学特性与栅极尺寸的关系对所述存储区进行划分，形成存储区方块，并提取每个所述存储区方块四个顶点的单模型，根据单模型获得每个存储区方块的子模型；0012 根据所有逻。
14、辑区和所有存储区的子模型，形成方块模型；0013 在所述方块模型中提取工艺角参数；0014 在所述方块模型中逻辑区与存储区之间设置隔离沟，并根据隔离沟调整存储区的边界，形成器件模型；0015 基于所述器件模型和所述工艺角参数对所述半导体器件进行模拟，输出半导体器件性能信息。0016 可选的，所述调整存储区边界形成隔离沟的步骤包括：基于逻辑区的边界位置坐标与隔离沟宽度，获取所述存储区边界坐标。0017 可选的，所述隔离沟的宽度小于模拟的最小精度。0018 可选的，所述逻辑区和所述存储区外边界固定，所述逻辑区和所述存储区内部方块的边界不固定。0019 可选的，所述根据逻辑器件电学特性与栅极尺寸的关。
15、系对所述逻辑区进行划分的步骤中，所述逻辑器件电学特性包括所述逻辑器件的阈值电压和饱和电流；0020 根据存储器件电学特性与栅极尺寸的关系对所述存储区进行划分的步骤中，所述存储器件电学特性包括所述存储器件的阈值电压和饱和电流。0021 可选的，所述提取每个所述逻辑区方块四个顶点的单模型的步骤包括：通过拟合所述逻辑器件的测试曲线提取所述逻辑区方块四个顶点的单模型；0022 所述提取每个所述存储区方块四个顶点的单模型的步骤包括：通过拟合所述存储器件的测试曲线提取所述存储区方块四个顶点的单模型。0023 可选的，所述逻辑器件的测试曲线包括：所述逻辑器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线0。
16、024 所述存储器件的测试曲线包括：所述存储器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线。0025 此外，本发明还提供一种半导体器件的模拟装置，包括：0026 获得半导体器件的栅极尺寸，所述栅极尺寸包括栅极长度和栅极宽度；0027 以所述栅极长度和栅极宽度分别为坐标轴建立坐标系，并将所述坐标系分为与所述逻辑器件相对应的逻辑区和与所述存储器件相对应的存储区；0028 根据逻辑器件电学特性与栅极尺寸的关系对所述逻辑区进行划分，形成逻辑区方块，并提取每个所述逻辑区方块四个顶点的单模型，根据单模型获得每个逻辑区方块的子模型；0029 根据存储器件电学特性与栅极尺寸的关系对所述存储区进行划分，形。
17、成存储区方块，并提取每个所述存储区方块四个顶点的单模型，根据单模型获得每个存储区方块的子模型；0030 根据所有逻辑区和所有存储区的子模型，形成方块模型；0031 在所述方块模型中提取工艺角参数；0032 在所述方块模型中逻辑区与存储区之间设置隔离沟，并根据隔离沟调整存储区的说 明 书CN 104462728 A3/9页6边界，形成器件模型；0033 基于所述器件模型和所述工艺角参数对所述半导体器件进行模拟，输出半导体器件性能信息。0034 可选的，所述调整存储区边界形成隔离沟的步骤包括：基于逻辑区的边界位置坐标与隔离沟宽度，获取所述存储区边界坐标。0035 可选的，所述隔离沟的宽度小于模拟的。
18、最小精度。0036 可选的，所述逻辑区和所述存储区外边界固定，所述逻辑区和所述存储区内部方块的边界不固定。0037 可选的，所述根据逻辑器件电学特性与栅极尺寸的关系对所述逻辑区进行划分的步骤中，所述逻辑器件电学特性包括所述逻辑器件的阈值电压和饱和电流；0038 根据存储器件电学特性与栅极尺寸的关系对所述存储区进行划分的步骤中，所述存储器件电学特性包括所述存储器件的阈值电压和饱和电流。0039 可选的，所述提取每个所述逻辑区方块四个顶点的单模型的步骤包括：通过拟合所述逻辑器件的测试曲线提取所述逻辑区方块四个顶点的单模型；0040 所述提取每个所述存储区方块四个顶点的单模型的步骤包括：通过拟合所述。
19、存储器件的测试曲线提取所述存储区方块四个顶点的单模型。0041 可选的，所述逻辑器件的测试曲线包括：所述逻辑器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线0042 所述存储器件的测试曲线包括：所述存储器件的电容-电压曲线、电流-电压曲线、亚阈值特性曲线。0043 与现有技术相比，本发明的技术方案具有以下优点：0044 本发明通过设置位于存储区和逻辑区之间的隔离沟，以隔离采用不同的器件区域，使采用不同器件的方块模型边界均成为固定的外边界，从而在模拟过程中，避免了不同器件边界浮动而出现的边界交错问题，既避免了空白区域的产生也避免了重叠区域的产生，很好地解决了方块模型中不同器件区域边界交错而导。
20、致无法模拟的问题，提高了模拟的效率。附图说明0045 图1是现有技术MOS器件方块模型示意图；0046 图2是逻辑MOS器件最小设计尺寸和SRAM存储器设计尺寸；0047 图3是SRAM存储器模拟过程中SS工艺角情况下模拟模型和设计模型的比较示意图；0048 图4至图7是本发明所提供半导体器件的模拟方法一实施例的示意图；0049 图8是本发明所提供半导体器件模拟装置一实施例的示意图。具体实施方式0050 由背景技术可知，现有技术建立的MOS器件模型进行模拟的时候，边界区域容易出现无法模拟的问题，结合半导体器件模型建立的过程，以静态随机存储器(Static Random Access Memor。
21、y，SRAM)的模拟计算为例，分析原因：说 明 书CN 104462728 A4/9页70051 参考图2，示出了逻辑MOS器件最小设计尺寸和SRAM存储器的设计尺寸。由此可以看到SRAM存储区的尺寸小于逻辑MOS器件设计的最小尺寸。因此在逻辑MOS模型的模拟过程中，可以通过在逻辑区外额外加入SRAM存储区以实现模拟。但是在工艺角(Process Corner)模拟的时候，会有制成浮动、器件尺寸变化的情况，容易出现空白区域和重叠区域，会使模拟报错。所述工艺角是指，不同晶片之间以及在不同批次之间，MOS器件参数会有一定的变化，为了在一定程度上减轻电路设计任务的困难，工艺工程师要保证器件的性能在某。
22、个范围内。传统上，性能范围以工艺角的形式给出，具体是把NMOS和PMOS的速度波动范围限制在四个角所规定的矩形内，其中，四个角分别是慢NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS以及快NMOS慢PMOS。例如，具有较薄栅氧层、较低阈值电压的晶体管，就落在快角附近。0052 参考图3，示出了对于SS工艺角(Slow NMOS and Slow PMOS Corner，SS Corner)情况下模拟模型与设计模型之间的比较示意图。图中，横轴标示L为栅极长度，纵坐标W为栅极宽度。其中连续的bin1方块、bin2方块、bin 3方块以及他们上方的方块均为逻辑区，采用逻辑MOS器件参数。
23、。独立的bin 0方块为存储区，采用SRAM器件参数。实线表示设计尺寸位置，虚线表示SS工艺角情况下的器件尺寸位置。0053 由于器件在工艺角情况下，模拟模型的边界相对于设计模型的边界有一定偏移：如图3所示，在SS工艺角情况下，器件栅极L方向上的尺寸会收缩，W方向上的尺寸会延伸。但是器件模型的范围是固定的，即逻辑区左右边界11和13，下部边界12和14，以及存储区左右边界21和23，下部边界22都是固定的。但是逻辑区和存储区的交界线25不是外边界，因此不是固定的。所以在SS工艺角的情况下，交界线25会向W增大的方向移动，从而在器件模拟区域形成空白区域1和重叠区域2。在SS工艺角的情况下，空白区。
24、域1既不属于逻辑区，也不属于存储区，因此在对空白区域1模拟的时候，没有任何参数可以使用，所以模拟软件会报错；而重叠区域2，则既属于逻辑区，也属于存储区，因此在该区域模拟的时候，既可以使用逻辑MOS器件参数，也可以SRAM器件参数，所以模拟软件也会报错。0054 为了解决所述技术问题，本发明提供了一种半导体器件的模拟方法，所述半导体器件包括存储器件和逻辑器件，所述模拟方法包括：获得半导体器件的栅极尺寸，所述栅极尺寸包括栅极长度和栅极宽度；以所述栅极长度和栅极宽度分别为坐标轴建立坐标系并将所述坐标系分为逻辑区和存储区；根据逻辑器件电学特性与栅极尺寸的关系对所述逻辑区划分逻辑区方块，形成逻辑区方块，。
25、并提取每个所述逻辑区方块四个顶点的单模型，根据单模型获得每个逻辑区方块的子模型；根据存储器件电学特性与栅极尺寸的关系对所述存储区划分存储区方块，形成存储区方块，并提取每个所述存储区方块四个顶点的单模型，根据单模型获得每个存储区方块的子模型；根据所有逻辑区和所有存储区的子模型，形成方块模型；在所述方块模型中提取工艺角参数；在所述方块模型中逻辑区与存储区之间设置隔离沟，并根据隔离沟调整存储区的边界，形成器件模型；基于所述器件模型和所述工艺角参数对所述半导体器件进行模拟，输出半导体器件性能信息。0055 本发明通过设置位于存储区和逻辑区之间的隔离沟，以隔离采用不同的器件区域，使采用不同器件的方块模型。
26、边界均成为固定的外边界，从而在模拟过程中，避免了不同器件边界浮动而出现的边界交错问题，既避免了空白区域的产生也避免了重叠区域的产生，很好地解决了方块模型中不同器件区域边界交错而导致无法模拟的问题，提高了模拟说 明 书CN 104462728 A5/9页8的效率。0056 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。0057 图4至图7是本发明所提供半导体器件的模拟方法一实施例的示意图。需要说明的是，本实施例以建立含有SRAM存储器的MOS器件模型为例进行说明，不应以此限制本发明。0058 参考图4，获得MOS器件的栅极尺寸，所述栅极尺寸包括栅。
27、极长度L和栅极宽度W；以所述MOS器件栅极的长度L和宽度W为基准建立坐标系，所述坐标轴分为栅极长度L和宽度W，将所述坐标系分为与所述逻辑器件相对应的逻辑区和与所述存储器件相对应的存储区。0059 具体的，所建立的坐标轴中，横轴L为MOS器件栅极的长度，纵轴为MOS器件栅极的宽度。0060 根据图2所示的逻辑MOS器件设计尺寸和SRAM存储器设计尺寸的差异。因此，通过在逻辑区外增加独立SRAM存储区的方法建立含有SRAM存储器的模拟模型。本实施例中，首先根据逻辑器件的分布，划分位于坐标轴L大于0.12微米小于0.5微米且W大于0.16微米小于0.6微米的区域为逻辑区；其次，在L大于0.13微米小。
28、于0.24微米且W大于0.12微米小于0.16微米的区域设置存储区。0061 需要说明的是，在模拟计算的时候，所述逻辑区的外边界10、20、30、40和50以及所述存储区的外边界60、70和80都是固定的，不会随后续模拟计算的过程而移动。0062 参考图5，在所述逻辑区和所述存储区建立各自的方块模型。0063 首先根据所述逻辑器件和所述存储器件的电学特性变化规律，依据MOS器件电学特性与栅极长、宽的关系对所述逻辑区和所述存储区进行划分，在所述逻辑区形成逻辑区方块，在所述存储区形成存储区方块。需要说明的是，分块模型中，每个方块具有自己的模型，称之为子模型。具体的，所述逻辑器件电学特性包括所述逻辑。
29、器件的阈值电压和饱和电流，所述存储器件电学特性包括所述存储器件的阈值电压和饱和电流。0064 结合参考图6，图6示出了本实施例所模拟的逻辑器件阈值电压Vth与器件栅极长度的关系。具体的，图中横坐标为器件栅极长度坐标L，纵坐标为阈值电压Vth，图线600表示的是逻辑器件阈值电压Vth。如图6所示，在坐标点601(L0.12微米)、602(L0.13微米)、603(L0.24微米)以及604(L0.5微米)的位置，阈值电压Vth与栅极长度L的关系发生了变化。所以在栅极长度L的方向上，位于0.12微米、0.13微米、0.24微米以及0.5微米的位置需要设置分块边界。类似的，根据阈值电压Vth与栅极宽。
30、度W的关系，在栅极宽度W的方向上，位于0.16微米、0.22微米以及0.6微米的位置上设置分块边界。因此，如图5所示，本实施例中，在所述逻辑区建立6个方块：BIN1至BIN6。同理，本实施例中在栅极长度L方向上，位于0.13微米和0.24微米之间；在栅极宽度W方向上，位于0.12微米和0.16微米之间的区域内建立存储区域的方块BIN0。需要说明的是，本实施例中，建立逻辑区和存储区方块的方法，仅为一示例，本发明对此不做任何限制。0065 接着在每个方块中建立各自的子模型。根据每个方块顶点上器件模型(单模型)的测试曲线，通过拟合曲线的方法，获得每个单模型的参数。根据四个顶点上单模型的参数，计算得到。
31、对应方块子模型的参数。所述测试曲线包括MOS器件的电容-电压曲线、电说 明 书CN 104462728 A6/9页9流-电压曲线、亚阈值特性曲线。本实施例中，在逻辑区内，所述BIN1方块所对应子模型的参数根据坐标为0.16/0.12、0.22/0.12、0.22/0.13以及0.16/0.13四个顶点上单模型的参数计算得到。相应地，其他5个方块的子模型也类似地由方块四个顶点上的单模型对应的参数得到。进一步，在所述存储区建立方块BIN0的子模型。具体的，BIN0方块所对应子模型的参数根据坐标为0.12/0.13、0.12/0.24、0.16/0.24以及0.16/0.13四个顶点上单模型的参数计。
32、算得到。0066 继续参考图5，根据所述逻辑区子模型和所述存储区子模型，形成分块模型。0067 通过“装块(Binning)”过程合并所述逻辑区和所述存储区的单模型，形成模拟器件的方块模型。具体的，所述“装块”过程是根据子模型的参数值，获得每个参数与栅极长度L和栅极宽度W的依存关系，加入拟合参数，进而得到整个区域(包括逻辑区和存储区)的参数值。0068 进一步，在所述方块模型中提取工艺角参数。0069 具体的，根据电学设计规则(Electric Design Rule，EDR)提取工艺角参数。所述工艺角参数包括：四种极限情况下器件栅极长度L和栅极宽度W方向的变化量。其中，所述四中极限情况包括慢。
33、NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS以及快NMOS慢PMOS。0070 需要说明的是，所述方块模型在工艺角极限情况模拟的过程中，所述逻辑区和所述存储区内部不同方块的分界线不固定，可以根据所述工艺角的不同而移动。0071 本实施例中，方块BIN2和方块BIN0的分界线02在工艺角极限情况的模拟过程中会移动。具体的，当位于慢NMOS慢PMOS工艺角的情况下，分界线02会向上(W增大的方向)移动。0072 参考图7，在所述方块模型中逻辑区与存储区之间设置隔离沟，并根据隔离沟调整存储区的边界，形成器件模型。0073 具体的，基于逻辑区的边界位置坐标与隔离沟宽度，获取所述存储区。
34、边界坐标。0074 本实施例中，存储区方块BIN0位于所述逻辑区下方(W减小的方向)。因此所述存储区方块BIN0上边界的坐标(BIN0方块中的最大W)通过逻辑区下边界坐标(逻辑区内最小W)减去隔离沟的宽度得到。0075 需要说明的是，在本发明其他实施例中，所述存储区和所述逻辑区相对位置发生变化的时候，所述存储区边界的获得方式也需要有所变化：当所述存储区方块BIN0位于所述逻辑区左侧(L减小的方向)的时候，所述存储区BIN0的右边界的坐标(BIN0方块中的最大L)通过逻辑区左边界的坐标(逻辑区内最小L)减去隔离沟的宽度得到；或者，当所述存储区方块BIN0位于所述逻辑区上方(W增大的方向)的时候，。
35、所述存储区BIN0的下边界坐标(BIN0方块中最小的W)通过逻辑区上边界坐标(逻辑区最大的W)加上隔离沟的宽度得到。0076 进一步需要说明的是，所述隔离沟的宽度Gap小于模拟计算的最小精度。具体的，本实施例中，模拟计算的精度为0.0001，则所述隔离沟的宽度Gap为0.00001nm。由于隔离沟宽度Gap小于模拟计算精度，因此在模拟计算中，不会影响到模型边界其他参数的连续性，但是隔离沟能够有效地分开所述存储区和所述逻辑区，使所述存储区和所述逻辑区的边界均为固定的外边界，避免出现空白区域和重叠区域。0077 所述隔离沟的设置，使方块BIN2和方块BIN0之间没有接触，不存在交界线。隔离说 明 。
36、书CN 104462728 A7/9页10沟设置以后，方块BIN2具有边界201，方块BIN0具有边界202，边界201和边界202均为固定的外边界。因此在工艺角浮动中，边界201和边界202均不会浮动，在器件模拟区域不会出现空白区域和重叠区域，因此避免了由于模型重叠而出现的报错现行，从而提高了器件模拟的效率。0078 进一步，基于所述器件模型和所述工艺较参数对所述MOS器件进行模拟，输出所述MOS器件的性能信息。0079 具体的，本实施例中，在所述器件模型建立以后，采用Spectre对所述器件模型进行模拟，输出一定电压、温度以及频率范围内的直流以及交流电学特性，包括不同电压下的电流或者电容值。
37、。0080 需要说明的是，本实施例中，所述器件模型建立以后，采用Spectre对所述器件模型进行模拟的方法仅为一示例，还可以包括采用Hspice等其他模拟软件进行模拟，本发明对此不做任何限制。0081 在模拟过程模拟中，即使所述逻辑区和所述存储区内部方块边界发生移动，不会引起所述逻辑区和所述存储区的交错，因此可以避免空白区域和重叠区域的出现，从而避免模拟报错，提高模拟精度和效率。0082 相应的，本发明还提供一种半导体器件的模拟装置。参考图8，示出了本发明模拟装置一实施例的示意图。需要说明的是，本实施例以建立含有SRAM存储器的MOS器件模型为例进行说明，不应以此限制本发明。具体的，所述模拟装。
38、置包括：0083 获取单元810，用于获取所述MOS器件的栅极尺寸，所述栅极尺寸包括栅极长度和栅极宽度。0084 具体的，参考图2，本实施例中，所述逻辑区栅极长度在0.12微米到0.5微米范围内；栅极宽度在0.16微米到0.6范围内。0085 坐标单元820，与所述获取单元810相连，用于根据所述栅极尺寸建立坐标系，并将所述坐标系分为与所述逻辑器件相对应的逻辑区和与所述存储器件相对应的存储区。0086 具体的，所建立的坐标轴中，横轴L为MOS器件栅极的长度，纵轴为MOS器件栅极的宽度。根据图2所示的逻辑MOS器件设计尺寸和SRAM存储器设计尺寸的差异。因此，通过在逻辑区外增加独立SRAM存储区。
39、的方法建立含有SRAM存储器的模拟模型。本实施例中，首先根据逻辑器件尺寸设计范围，划分位于坐标轴L大于0.12微米小于0.5微米且W大于0.16微米小于0.6微米的区域为逻辑区；其次，在L大于0.13微米小于0.24微米且W大于0.12微米小于0.16微米的区域设置存储区。0087 建模单元830，包括第一建模单元831和第二建模单元832，分别与所述坐标单元820和所述获取单元810相连，分别用于划分逻辑区方块和存储区方块，并分别提取所述逻辑区方块和存储区方块的单模型。0088 具体的，所述第一建模单元831从所述获取单元810承接所述逻辑器件栅极长度和栅极宽度，从坐标单元820获取所述栅极尺寸坐标系中的逻辑区所处的位置。所述第一建模单元831根据逻辑器件电学特性变化规律，依据MOS器件电学特性与栅极长度、宽度的关系，对逻辑区进行划分，形成逻辑区方块。所述逻辑器件电学特性包括逻辑器件的阈值电压和饱和电流。参考图6，参考图6，图6示出了本实施例所模拟的逻辑器件阈值电压Vth与器件栅极长度的关系。具体的，图中横坐标为器件栅极长度坐标L，纵坐标为阈值电压Vth，说 明 书CN 104462728 A10。