非易失性存储器件 【技术领域】
本发明关于一种非易失性存储器件(memory device)，更具体而言，本发明是关于一种使用一电阻型(resistive)存储器件的可编程非易失性逻辑开关存储(寄存)器件。
背景技术
一般而言，如磁存储器及相变型存储器(phase change memory；PCM)之类非易失性存储器的数据处理速度类似于易失性随机存取存储器(Random Access Memory；RAM)的数据处理速度。当关断电源时，可保存非易失性存储器的数据。
图1表示传统易失性逻辑开关器件的电路图。由于传统逻辑开关及寄存器件皆是易失性器件，所以当关断电源时，不保存此类寄存器中所存储的数据。
一易失性逻辑开关SW1响应一施加到栅极输入端A的控制信号，将一节点B与一节点C连通。该易失性逻辑开关SW1的该栅极输入端A不具有用于存储先前数据和目前数据的存储器件。于是，当关断电源时，不保存存储器件中所存储的数据。
图2表示属于SRAM(Static Random Access Memory；静态随机存取存储器)的传统触发器型易失性存储器件的电路图。
该触发器型易失性存储器件包括一触发器单元，该触发器单元包括PMOS晶体管P1和P2以及NMOS晶体管N1和N2。该触发器型易失性存储器件进一步包括NMOS晶体管N3和N4，用于根据一字线WL的启动状态，来存储从该触发器单元中的位线BIT和/BIT所提供的数据。
当接通电源时，该传统触发器型易失性存储器件可将数据存储在具有静态状态的该触发器单元的两端中。然而，当关断电源时，存储在该触发器单元的两端中的数据即遭到破坏。
已开发出非易失性存储器件，以克服如上文所述的传统易失性存储器件地问题。图3a至图3d表示传统相变型存储器(PCM)器件的示意图。
该PCM器件4包括一相变材料的相变层(PCL)2，用于在一顶端电极1与一底端电极3之间接收电压及电流。电压及电流引起该PCL 2中的高温，以此改变该PCL 2的导电率。
如图3c所示，如果在该PCM器件4中流动的低电流小于一阈值，该PCL2具有适当的温度而结晶。因此，该PCL 2变为具有高电阻。
请参考图3d，如果在该PCM器件4中流动的高电流大于一阈值，该PCL2的温度超过该相变材料的熔点。因此，该PCL 2变为未结晶而具有低电阻。
该PCM器件4可存储对应于两个电阻的非易失性数据。
【发明内容】
因此，本发明的目的是提供一种使用一非易失性电阻型存储器件的可编程非易失性逻辑开关存储(寄存)器件。
在一实施例中，本发明提供一种非易失性存储器件，其包括一写/读控制器、一非易失性电阻型存储器件及一逻辑开关。该写/读控制器选择性控制在写入模式中启用(enable)的写/读控制信号。按照在本文中所采用的，一种非易失性电阻型存储器件是一种电路元件，用于以一个或多个电路元件的电阻形成的电平来存储不同的逻辑值，以至于当启用写/读控信号时，可经由控制通过该器件的电流量，来改变或设定(例如，设定为高电阻或设定为低电阻)元件的电阻状态。当停用写/读控制信号时，该逻辑开关根据该非易失性电阻型存储器件中所预先存储的不同逻辑值来选择切换状态。
在一实施例中，本发明还提供一种非易失性存储器件，其包括一触发器单元、一非易失性电阻型存储器件、一存取控制器及一电流提供单元。该触发器单元包括一PMOS锁存器及一NMOS锁存器，并且该NMOS锁存器和该PMOS锁存器锁存相反的数据。该非易失性电阻型存储器件连接在该PMOS锁存器与该NMOS锁存器之间，用于根据经由电流量所改变的电阻状态来存储不同的逻辑值。该存取控制器根据一字线的启用状态，来控制一位线与该触发器单元之间的连接。当启动写/读控制信号时，该电流提供单元提供用于改变该电阻型存储器件中所存储的数据的电流。
在一实施例中，本发明还提供一种非易失性存储器件，其包括一触发器单元、一非易失性电阻型存储器件及一存取控制器。该触发器单元包括一用于锁存相反数据的NMOS锁存器。该非易失性电阻型存储器件连接在一电源电压端与该触发器单元之间，用于根据经由电流量所改变的电阻状态来存储不同的逻辑值。该存取控制器根据一字线的启用状态，来控制一位线与该触发器单元之间的连接。
在一实施例中，本发明提供一种非易失性存储器件，其包括一触发器单元、一存取控制器及一非易失性电阻型存储器件。该触发器单元包括一用于锁存相反数据的NMOS锁存器。该存取控制器根据一字线的启用状态，来控制一位线与该触发器单元之间的连接。该非易失性电阻型存储器件连接在该触发器单元与该存取控制器之间，用于根据经由电流量所改变的电阻状态来存储不同的逻辑值。
【附图说明】
图1表示传统易失性逻辑开关器件的电路图。
图2表示传统触发器型易失性存储器件的电路图。
图3a至图3d表示传统相变型存储器(PCM)器件的示意图。
图4a和图4b表示根据本发明一实施例的非易失性存储器件的电路图。
图5至图9表示根据本发明其他实施例的非易失性存储器件的电路图。
附图符号说明
20 写/读控制器
R1，R2，R3，R4 电阻型存储器件
SW2 逻辑开关
30 触发器单元
【具体实施方式】
将参考附图来详细说明本发明。
图4a表示根据本发明一实施例，用作非易失性逻辑开关的非易失性存储器件的电路图。
在一实施例中，该非易失性存储器件包括一写/读控制器20、电阻型存储器件R1及R2及一逻辑开关SW2。
该写/读控制器20响应于一输入到一NMOS晶体管N5的栅极的写入控制信号WRC2及一输入到一PMOS晶体管P3的栅极的写入控制信号WRC3，选择性输出一写/读控制信号WRC1。该写入控制信号WRC2的相位是相反于该写入控制信号WRC3的相位。
该电阻型存储器件R1连接在一节点D与节点F之间。该电阻型存储器件R2连接在一节点E与节点F之间。该节点F连接到该逻辑开关SW2的栅极。
接着，说明根据本发明一实施例的写入操作。
当输入到该写/读控制器20的该写入控制信号WRC2处于高电平时，导通该NMOS晶体管N5。当该写入控制信号WRC3处于低电平时，导通该PMOS晶体管P3，并且输出该写/读控制信号WRC1。
如果在该节点D与该节点F之间提供电流，将数据写入该电阻型存储器件R1中。如果在该节点E与该节点F之间提供电流，将数据写入该电阻型存储器件R2中。
图4a所示的该电阻型存储器件R1和该电阻型存储器件R2可能相似于图4b所示的电阻型存储器件。
当该写入控制信号WRC2处于低电平且该写入控制信号WRC3处于高电平时，关断该写/读控制器20的该NMOS晶体管N5及该PMOS晶体管P3。此处，当该电阻型存储器件R1具有低电阻且该电阻型存储器件R2具有高电阻时，根据通过该输入节点D和该输入节点E的输入信号状态来决定该逻辑开关SW2的状态。
表1表示当将低电平数据存储在该电阻型存储器件R1中及将高电平数据存储在该电阻型存储器件R2中时，该逻辑开关SW2根据输入信号的操作。
表1 D E R1 R2 SW2 L L L H 关断 H L L H 导通 L H L H 关断 H H L H 导通
当将高电平信号提供到该节点D且将高或低电平信号提供到该节点E时，导通该逻辑开关SW2，以将节点ND1的信号输出至节点ND2。
另一方面，当将低电平信号提供到该节点D且将低或高电平信号提供到该节点E时，关断该逻辑开关SW2。结果，不将节点ND1的信号输出至节点ND2。
当该电阻型存储器件R1具有高电阻且该电阻型存储器件R2具有低电阻时，根据通过该输入节点D和该输入节点E的输入信号状态来决定该逻辑开关SW2的状态。
表2表示当将高电平数据存储在该电阻型存储器件R1中及将低电平数据存储在该电阻型存储器件R2中时，该逻辑开关SW2根据输入信号的操作。
表2 D E R1 R2 SW2 L L H L 关断 H L H L 关断 L H H L 导通 H H H L 导通
当将高或低电平信号提供到该节点D且将高电平信号提供到该节点E时，导通该逻辑开关SW2，以将节点ND1的信号输出至节点ND2。
当将高或低电平信号提供到该节点D且将低电平信号提供到该节点E时，关断该逻辑开关SW2，结果，节点ND1的信号将不输出至节点ND2。
图5表示根据本发明其他实施例的用作非易失性逻辑寄存器的非易失性存储器件的电路图。
在一实施例中，该非易失性存储器件包括：一触发器单元30；电阻型存储器件R3和R4；一存取控制器，其包含NMOS晶体管N8和N9；及一电流提供单元，其包含PMOS晶体管P6和P7。
该触发器单元30包括：一NMOS锁存器，其包含NMOS晶体管N6和N7；以及PMOS锁存器，其包含PMOS晶体管P4和P5。该NMOS锁存器和该PMOS锁存器存储相反的数据。
该电阻型存储器件R3连接到该PMOS晶体管P4与该NMOS晶体管N6的一共同漏极，并且用于存储非易失性数据。该电阻型存储器件R4连接到该PMOS晶体管P5与该NMOS晶体管N7的一共同漏极，并且用于存储非易失性数据。
包含NMOS晶体管N8和N9的该存取控制器根据一字线WL的启用状态，来控制位线BIT与/BIT之间的连接。该NMOS晶体管N8具有一连接到该字线WL的栅极，并且该NMOS晶体管N8连接在该位线BIT与该NMOS晶体管N6的漏极之间。该NMOS晶体管N9具有一连接到该字线WL的栅极，并且该NMOS晶体管N9连接在该位线/BIT与该NMOS晶体管N7的漏极之间。
该电流提供单元包含PMOS晶体管P6和P7，用于在写入模式期间，改变电阻型存储器件R3和R4中所存储的数据。与该PMOS晶体管P4并联的该PMOS晶体管P6具有一用于接收一写/读控制信号WRC的栅极。与该PMOS晶体管P5并联的该PMOS晶体管P7具有一用于接收该写/读控制信号WRC的栅极。
该NMOS锁存器和该PMOS锁存器的栅极输入信号连接到具有一正反馈电路的该电阻型存储器件R3和该电阻型存储器件R4。
当该写/读控制信号WRC处于低电平时，导通该PMOS晶体管P6和P7，用以将一预先决定电压施加到位线BIT和/BIT。接着，因位线BIT和/BIT的电压差，而产生该电阻型存储器件R3和该电阻型存储器件R4中所流动的电流的差异。结果，施加到该电阻型存储器件R3和该电阻型存储器件R4的热量也有差异。
此处，决定位线BIT和/BIT的电压，以在该电阻型存储器件R3和该电阻型存储器件R4中产生高于或低于熔点的热量。
图6表示根据本发明其他实施例的非易失性存储器件的电路图。
图6所示的实施例与图5所示的实施例之间的差异为，PMOS晶体管P4、P6和NMOS晶体管N6、N7的栅极输入信号都连接到具有一负反馈电路的电阻型存储器件R3和电阻型存储器件R4。其余配置及操作类似于图5所示，因而省略这方面的解释。
图7表示根据本发明另一实施例的非易失性存储器件的电路图。
在本实施例中，该非易失性存储器件包括：一触发器单元30；电阻型存储器件R3和R4；一存取控制器，其包含NMOS晶体管N8和N9；及一驱动器，其是NMOS晶体管N10。
该触发器单元30包括一包含NMOS晶体管N6和N7的NMOS锁存器。NMOS晶体管N6和N7的栅极输入信号连接到具有一正反馈电路的该电阻型存储器件R3和该电阻型存储器件R4。
该电阻型存储器件R3连接到NMOS晶体管N6和N10的一共同漏极，并且用于存储非易失性数据。该电阻型存储器件R4连接到NMOS晶体管N7和N10的一共同漏极，并且用于存储非易失性数据。
该存取控制器包含NMOS晶体管N8和N9，用于根据一字线WL的启用状态，来控制位线BIT与/BIT之间的连接。该NMOS晶体管N8具有一连接到该字线WL的栅极，并且该NMOS晶体管N8连接在该位线BIT与该NMOS晶体管N6的漏极之间。该NMOS晶体管N9具有一连接到该字线WL的栅极，并且该NMOS晶体管N9连接在该位线/BIT与该NMOS晶体管N7的漏极之间。
该驱动器包含一NMOS晶体管N10。该NMOS晶体管N10连接在一电源电压VCC端与电阻型存储器件R3和R4之间，并且具有一用于接收一写/读控制信号WRC的栅极。
图8表示根据本发明另一实施例的非易失性存储器件的电路图。
在图8所示的非易失性存储器件中，NMOS晶体管N6和N7的栅极输入信号连接到具有一负反馈电路的该电阻型存储器件R3和该电阻型存储器件R4。图8所示的非易失性存储器件不包含如图7所示的NMOS晶体管N10。其余配置及操作类似于图7所示，因而省略这方面的解释。
图9表示根据本发明另一实施例的非易失性存储器件的电路图。
图9所示的非易失性存储器件包括：一触发器单元30；电阻型存储器件R3和R4；以及一存取控制器，其包含NMOS晶体管N8和N9。
该触发器单元30包括一包含NMOS晶体管N6和N7的NMOS锁存器。NMOS晶体管N6和N7的栅极输入信号连接到具有一正反馈电路的该电阻型存储器件R3和该电阻型存储器件R4。
该电阻型存储器件R3连接到该NMOS晶体管N8的一端与该NMOS晶体管N7的漏极之间，并且用于存储非易失性数据。该电阻型存储器件R4连接到该NMOS晶体管N9的一端与该NMOS晶体管N7的漏极之间，并且用于存储非易失性数据。
包含NMOS晶体管N8和N9的该存取控制器根据一字线WL的启用状态，来控制位线BIT与/BIT之间的连接。该NMOS晶体管N8具有一连接到该字线WL的栅极，并且该NMOS晶体管N8连接在该位线BIT与该电阻型存储器件R3的一端之间。该NMOS晶体管N9具有一连接到该字线WL的栅极，并且该NMOS晶体管N9连接在该位线/BIT与该电阻型存储器件R4的一端之间。
虽然上述的实施例是以PCM器件作为电阻型存储器件的例子，但是也可将MTJ(Magnetic Tunneling Junction磁隧道结型)或GMR(超巨磁阻)器件用作电阻型存储器件。
另外，根据本发明实施例的非易失性存储器件可用作非易失性可编程门存储器件，例如，FPGA(Field Programmable Gate Array；现场可编程门阵列)。
如上所述，在本发明一实施例中，可使用电阻型存储器件来具体化易失性存储器件。此类的可编程寄存器适用于存储器芯片，以便按常规冗余度并参照软件类型来对数据编程，从此改善芯片的可靠度。
虽然本发明可有各种修改及替代形式，但是借助附图中所示的和其中详细说明的实例来表述本发明的特定实施例。然而，应明白，本发明不限于所公开的特定形式。而是，本发明涵盖由所提出的权利要求限定的本发明精神及范围内的所有修改、等效及替代方案。