位线预充电 【发明领域】
本发明涉及内容可寻址存储器(CAM)。尤其是，本发明涉及一种用于在一种开位线结构CAM设备中的位线高速预充电的电路和方法。
背景技术
在多种传统的存储器系统(例如随机存取存储器)中，二进制数字(位)存储在存储器单元中，并且由指定与所给单元相关联的线性地址的处理器来存取该二进制数字。这种系统提供在某些约束条件内的对该存储器系统中的任何部分进行快速存取。为了便于处理器的控制，存取存储器的每个操作都必须作为指令的一部分说明所要求的存储器单元的地址。标准存储器系统对于基于搜索的内容来说设计得不好。标准存储器中基于内容地搜索要求在微处理器控制下基于软件的算法搜索。为了执行搜索，要求很多次存储器操作。这些搜索在利用处理器资源时既不快效率也不高。
为了克服这些不足，已经开发了一种称作内容可寻址存储器(CAM)的相联存储器系统。CAM允许单元由其内容来索引，所以CAM在查找表实现例如超高速缓冲存储器子系统中得到了第一个应用，并且如今它很快地在联网系统中得到了应用。CAM最有价值的特点是能够作为单一的操作对多个单元执行搜索和比较，其中，搜索数据是与存储在该CAM中的数据进行比较。典型地，搜索数据装载到搜索线上并且与该CAM中所存储的字进行比较。在搜索-比较操作期间中，会在匹配线上产生与每个所存储的字有关的匹配或不匹配信号，从而表明该搜索字与所存储的字是否匹配。典型的存储数据的字包括具有附加了数字标题位的实际数据，比如举例来说一个“E”位或一个空位，尽管在搜索-比较操作过程中并不特地搜索该标题位。
CAM以单元矩阵的方式存储数据，这些单元通常要么是基于SRAM的单元要么是基于DRAM的单元。直到现在，基于SRAM的CAM单元由于其实现简单而变得非常普遍。然而，为了提供三变量(ternary)CAM(即其中搜索和比较操作返回“0”、“1”或“自由”的结果)，典型地，基于三变量SRAM的单元比基于DRAM的单元所要求的晶体管要多。结果，基于三变量SRAM的CAM具有比三变量DRAM单元低很多的存储密度。
图1中示出了一种典型的CAM的框图。CAM10包括设置在行和列上的基于DRAM的CAM单元(未示出)的矩阵或阵列100。基于DRAM的三变量CAM单元的阵列具有其占据的硅面积显著小于其基于SRAM的配对物之优点。一行中的预定数量CAM单元存储一个数据字。地址译码器17用于选择该CAM阵列100中的任何一行以允许数据被写入到所选择的行中或者从所选择的行中读出。数据存取电路例如位线及列选择设备，设置于该阵列100中以便将数据传送给该阵列100或从该阵列100中取出。匹配线读出电路设置于用于CAM单元每一行的CAM阵列100中，这些匹配线读出电路并没有示出，它们用在搜索及比较操作中从而输出表示搜索字与在该行中所存储的字成功或不成功匹配的结果。所有行的该结果由优先译码器22来处理从而输出相应匹配字单元的地址(匹配地址)。该匹配地址在由该匹配地址输出块19输出之前被存储在匹配地址寄存器18中。数据通过数据I/O块11和多种数据寄存器15写入到阵列100中。数据通过数据输出寄存器23和数据I/O块11从该阵列100中读出。该CAM的其它部件包括控制电路块12、标志逻辑块13、电源电压产生块14、多种控制和地址寄存器16、刷新计数器20以及JTAG块21。
图2示出了一种在1999年3月31日申请的加拿大专利申请No.2,266,062中描述的典型的三变量DRAM型CAM单元140，其中公开的内容在此作为参考。单元140具有一个包括与在匹配线ML和尾线之间的n-沟道比较晶体管142串联连接的n-沟道搜索晶体管141。搜索线SL*与搜索晶体管141的栅极相连。存储电路包括n-沟道存取晶体管143，该晶体管143具有与字线WL相连的栅极、并且143在位线BL和单元阳极电压电位VCP之间与电容器144串联。电荷存储节点CELL1与比较晶体管142的栅极相连，从而，如果电容器144中存有电荷，即CELL1为逻辑“1”，则导通晶体管142。其余晶体管和电容器重复晶体管141、142、143和电容器144以用于该三变量数据位的另一半，并且与响应线SL和BL*相连，以及提供对三变量数据存储的支持。它们一起可存储表示逻辑“1”、逻辑“0”或“自由”的三变量值。 三变量值 单元1 单元2 0 0 1 1 1 0 “自由” 0 0
典型地，尾线TL接地，并且所有的晶体管都是n-沟道晶体管。在前述参考资料中已详细给出三变量DRAM单元的操作的说明。
如之前所述，存储器阵列100使用DRAM型存储器单元来为每单位面积的硅获得高的单元密度，这就有利于减少制造的全部成本。然而，在DRAM存储器领域中，有两种用于放置存储器单元和位线的结构已被公知，当将该结构应用在本发明的三变量CAM中时，每个结构都向CAM设备提供不同的优点和缺点。
第一种结构是开位线结构，通常如图3中所示。图3中所示的配置表示有关已加工设备上的位线读出放大器(BLSA)的位线物理布局。字线、存储器单元和读/写电路已被故意省略，以简化原理图。但本领域技术人员可以理解，字线是垂直于位线走线的，存储器单元置于每条字线和位线之间的交点附近，并且读/写电路与位线耦合。互补的位线32和34向着远离位线读出放大器(BLSA)33的左侧和右侧的方向进行扩展。位线读出放大器例如BLSA33在本领域中是公知的，典型地，它包括一对交叉耦合的互补CMOS晶体管。n-沟道均衡晶体管31连接在位线32和34之间用于将这两条位线电短接在一起，并且它具有由位线均衡信号BLEQ来控制的栅极。位线32和34、均衡晶体管31和BLSA33形成了一个开位线对。另一个位线对由位线36和37、均衡晶体管35和BLSA38组成，与第一开位线对的相应元件相同地配置。在存储器阵列中，如图3中所示，多个开位线对配置成一个在另一个之下的结构，其中，与BLSA的左侧相连的所有的位线都是左子阵列的一部分，并且与BLSA的右侧相连的所有的位线都是右子阵列的一部分。对于DRAM存储器，在从与位线相连的DRAM存储器单元中读数据之前，有必要预先给位线充电并通过位线预先给晶体管(未示出)充电，充到中值电位电平。典型地，这种中值电位电平是该位线读出放大器所使用的高电源电压电位的一半。这是为了允许位线读出放大器在由存储器单元存储电容器添加或移除电荷时检测位线的电位电平中的小变化。
下面对图3的开位线结构的读和预先充电操作做一个简要的论述。假设在之前的操作中，所有的位线都已经预先充电到高逻辑电位电平和低逻辑电位电平之间的中值电位电平。在读操作过程中，左子阵列或右子阵列中任一个的一条字线被驱动从而对与相应子阵列的每条位线相连的一个存储器单元进行存取。未存取的子阵列的位线保持在中值电位电平，该电平是在进行存取的子阵列位线上的数据的读出过程中由BLSA使用的参考电位电平。当所存取的存储器单元的存储电容器与该位线相耦合时，BLSA检测位线电位电平中的偏移，并且放大和锁存位线的整个CMOS逻辑电位电平。由于BLSA是交叉耦合的锁存电路，所以在数据已经被读出以后，所存取的位线及其相应的互补位线都被驱动为相反的逻辑电位电平，并且由于所选择的字线保持激活状态，所以整个CMOS电平被重新存储在所存取的单元中。
为了给位线预先充电以备下一个读操作，控制信号BLEQ被驱动为高逻辑电平从而导通所有的均衡晶体管并将每对互补位线短接在一起。具有高逻辑电位电平的位线将通过电荷共享来与具有低逻辑电位电平的位线进行均衡，以便，两者都达到中值电位电平。
开位线结构为三变量CAM存储器单元的有效地封装作好了准备，从而减少了被存储器阵列所占用的总面积。开位线结构的一个缺点是，由于有效字线仅与互补位线对的一条位线电容耦合而使得位线不均衡。用作参考位线的位线与有效字线不进行交叉，这样，该位线就不会以与和有效字线交叉的位线相同的方式受到干扰。从而可能导致电位读误差。另一个更严重的缺点是预充电速度很慢。随着存储器密度的增加，位线变得越来越长，这种位线必将具有比短的位线更大的电阻和电容。如果附加均衡晶体管连接在互补位线最远的两端之间，而不是仅连接在如图3所示最近的两端，那么位线的预充电和均衡速度就会得到提高。然而，增加这样的附加均衡晶体管是不切实际的。用于连接的这样的附加均衡晶体管的金属线将跟该位线一样长，从而给系统增加了更大的电容。因此，当均衡很慢时，CAM的整个存取速度都会变慢，这将限制CAM在高速应用中的使用。
第二种结构是折叠式位线结构，通常如图4中所示。图4中所示的配置表示有关已加工设备上的位线读出放大器(BLSA)的位线物理布局。字线、存储器单元和读/写电路已被故意省略，以简化原理图。但本领域技术人员可以理解，字线是垂直于位线走线的，存储器单元置于每条字线和位线之间的交点附近，并且读/写电路与位线耦合。互补位线46和47向着远离共享位线读出放大器(BLSA)41左侧的方向进行扩展，而互补位线48和49向着远离BLSA41的右侧的方向进行扩展。共享位线读出放大器例如BLSA41在本领域中是公知的，典型地，它包括一对交叉耦合的互补CMOS晶体管。N-沟道均衡晶体管42和43连接在位线46和47的相对两端的位线46与47之间。同样地，n-沟道均衡晶体管44和45连接在位线48和49的相对两端的位线48与49之间。均衡晶体管42和43具有由左子阵列位线均衡信号BLEQ_L控制的栅极，均衡晶体管44和45具有由右子阵列位线均衡信号BLEQ_R控制的栅极。在典型的阵列中，共享的BLSA和相应的折叠式位线对配置成一列，并且几个列可以并排地配置。图4中，位线46和47以及均衡晶体管42和43设置于左子阵列中，而位线48和49以及均衡晶体管44和45设置于右子阵列中。
下面就图4的折叠式位线结构的读和预充电操作作简要的论述。假定在之前的操作中，所有的位线都已经预先充电到高逻辑电位电平和低逻辑电位电平之间的中值电位电平。在读操作过程中，左子阵列或右子阵列中任一个的一条字线被驱动从而对与相应子阵列的每条位线，例如BL0或BL0*，相连的一个存储器单元进行存取，并且断开相应的均衡控制信号BLEQ_L或BLEQ_R。未存取的子阵列的折叠式互补位线，例如BL1和BL1*，保持在已预充电的中值电位电平。如果与BL0相连的存储器单元由所驱动的字线来存取，那么该互补位线BL0*就保持在已经预先充电的中值电位电平，该电平是由BLSA41使用的参考电位电平。由此，如果对与BL0*相连而不是与BL0相连的存储器单元进行存取，则每条位线的作用就是反向的。进一步，如果所驱动的字线对与BL1或BL1*相连的存储器单元进行存取，则两个折叠式位线对的作用就是反向的。由于BLSA是交叉耦合的锁存电路，所以在数据已经被读出之后，所存取的位线及其相应的互补位线都被驱动为相反的逻辑电位电平。为了给位线预先充电以备下一个读操作，用于进行存取的子阵列的均衡信号(BLEQ_L或BLEQ_R)被驱动为高逻辑电位电平从而导通其相应的均衡晶体管。具有高逻辑电位电平的位线将通过电荷共享来与具有低逻辑电位电平的位线进行均衡，以便两者都达到中值电位电平。未存取的子阵列的位线在整个读取操作中都保持已经预先充电的状态。因为均衡晶体管42、43和44、45放置在其各自的折叠式位线对的两末端附近，所以与图3中所示的开位线结构的均衡速度相比均衡所需时间要短。
假定图3和图4的位线的长度和宽度相同，对于图3中每条位线的时间常数用τopen＝RC来表示，其中R是该位线总电阻而C是该位线的总电容。由于放置在折叠式位线末端的附加均衡晶体管的缘故，图4的每条位线都具有图3的位线的电阻和电容的一半。因此，相对于图3的位线，该时间常数用τfolded=R2C2]]>来表示。由此，用于均衡图4的位线所需时间比用于均衡图3的位线所需时间快大约4倍。
现有几种预先充电方案，其中均衡晶体管不用于将位线预先充电到中值电位电平，而是将预先充电电压直接提供给位线。不幸的是，用于产生这种预先充电电压的电路必须是高质量的电路，这种电路很难设计并且易受半导体制造过程中的变化的影响。
尽管折叠式位线结构比开位线结构在预先充电速度上有优势，但折叠式位线结构不允许有效地封装三变量CAM单元。为了得到最高的封装密度，三变量CAM单元在公共字线节点下及公共匹配线节点下排成单行单元的阵列。如此一来，相邻位线在行存取操作过程中必然有效。这就排除了要求相邻位线作为预先充电-电平参考而起作用的折叠式位线结构的使用。然而，使用开位线结构的三变量CAM存储器阵列由于其预先充电速度慢而不适用于高速应用。
因此，希望提供一种在高速下操作并且以有效的封装密度来排列以便占用很小硅面积的三变量CAM存储器阵列结构。
发明概述
本发明的目的是克服或减轻已有的三变量CAM存储器阵列结构的至少一个缺点。尤其是，本发明的目的是提供一种在高速下操作并且占用很小硅面积的三变量CAM存储器阵列结构。
在第一方面，本发明提供了一种用于均衡第一和第二位线的位线预先充电电路。该电路包括用于将预置互补逻辑电位电平写到该第一和第二位线上的位线重写电路，以及用于在该预置互补逻辑电位电平被写到该第一和第二位线上之后将该第一和第二位线短路到一起的均衡电路。
在本方面的进一步实施例中，该位线重写电路包括与各自的数据总线相连的位线写驱动器，或局部位线写电路。在本替换实施例的另一个方面，该局部位线写电路包括用于将该第一位线耦合到低逻辑电位电平的晶体管和用于将该第二位线耦合到高逻辑电位电平的晶体管。
在本方面的再一个替换实施例中，该均衡电路包括至少一个连接在该第一和第二位线之间的均衡晶体管，或两个连接在该第一和第二位线之间的均衡晶体管，此处，该第一和第二均衡晶体管分别连接在该第一和第二位线的相反的端部。
在另一方面，本发明提供了一种用于三变量内容可寻址存储器的位线结构。该位线结构包括与以开位线结构配置的第一和第二互补位线相连的第一位线读出放大器、与以开位线结构配置的第三和第四互补位线相连的第二位线读出放大器、与该第一和第三位线相连，用于存储两位数据的三变量内容可寻址存储器单元、与该第二和第四位线相连，用于存储两位数据的三变量内容可寻址存储器单元、用于将预置互补逻辑电位电平写到该第一和第三位线上的第一位线重写电路、用于将预置互补逻辑电位电平写到该第二和第四位线上的第二位线重写电路、用于均衡该第一和第三位线的第一预先充电电路以及用于均衡该第二和第四位线的第二预先充电电路。
在本方面的一个替换实施例中，该第一和第二位线读出放大器包括CMOS交叉耦合反相器。在本方面的另一个替换实施例中，该三变量内容可寻址存储器单元是三变量DRAM型CAM单元。
在本发明的再一个方面，提供了一种内容可寻址存储器。该内容可寻址存储器包括：以行和列配置的内容可寻址存储器单元，每个单元都具有：第一和第二位线；以及用于每一对第一和第二位线的位线重写电路，用于将预置互补逻辑电位电平写到该第一和第二位线上；用于每一对第一和第二位线的均衡电路，用于在将预置互补逻辑电位电平写到该第一和第二位线上之后将该第一和第二位线短路到一起；地址译码器，用于寻址单元的行；写数据电路，用于将数据写到该单元中；以及读电路，用于从该单元读数据。
在本发明的再另一个方面，提供了一种用于对内容可寻址存储器中的第一和第二位线进行预先充电的方法。该方法包括：将预置互补逻辑电位电平写到该第一和第二位线上；以及均衡该第一和第二互补信号线。
附图的简要说明
下面仅以举例的形式参考附图描述本发明的实施例，其中：
图1示出了按照本发明的实施例的一种CAM的框图。
图2示出了基于DRAM的CAM单元的示意图。
图3表示一种现有技术的开位线结构。
图4表示一种现有技术的折叠式位线结构。
图5表示按照本发明的一般的位线预先充电和均衡结构。
图6A和6B示出了图5的位线预先充电和均衡结构的详细电路的示意图。
图7示出了一种局部位线重写电路的示意图。
详细说明
一般地，本发明提供了一种用于在高密度封装的三变量内容可寻址存储器中位线快速均衡的位线结构和方法。更具体地，本发明的位线结构是组合了开位线结构的高密度和折叠式位线结构的高预先充电速度的混合结构。数据读和写操作都以与传统的开位线结构相一致的方式执行，而位线预先充电和均衡都以与传统的折叠式位线结构相一致的方式执行。
图5示出了本发明混合结构的一般的电路图。为简化示意图而省略了多个控制信号、字线和读电路。在图6A和6B中示出了一种示出混合结构省略了的元件的更详细电路图。图5中示出了三变量CAM单元的一行110以及相联的均衡电路，其中，阵列可包含以列配置的多个行110，并且多个列并排配置。在图5的本实施例中，行110包括：一对分别用参考标号111和112标明的数据总线DBn和DBn+1；三态反相器113、114、115、116、117、118、119和120；两对分别用参考标号125、127与126、128标明的第一和第二位线BLn、BLn*与BLn+1、BLn+1*；均衡晶体管121、122、123和124；三变量CAM单元140；以及位线读出放大器130。位线125和127相对于其BLSA130以开位线结构的方式来配置，而位线126和128相对于其BLSA131以开位线结构的方式来配置。第一和第二位线BLn、BLn*和BLn+1、BLn+1*的每一对在读操作过程中都不必仅传送互补数据。然而，BLn和BLn+1如BLn*和BLn+1*那样，是位线的互补对。下标n可以是大于0的任何整数。该三态反相器用作位线写驱动器，其中，三态反相器113、114、117和118、位线125和126以及均衡晶体管121和122都是行110的左子阵列的一部分，而三态反相器115、116、119和120、位线127和128以及均衡晶体管123和124都是行110的右子阵列的一部分。
因为每个三变量CAM单元140存储信息的两位，所以要用两条位线来将数据传送到该单元中以及从该单元中传送出来，如之前图2的CAM单元示意图中所示。因此，当从存取单元读数据时，数据的一位插入到第一位线BLn或BLn+1，而数据的另一位插入到第二位线BLn*或BLn+1*。每个互补位线对与其自己的用于将其电位电平放大和读取的位线读出放大器相连。在行110中，BLn和BLn+1分别是用于左子阵列的三变量CAM单元的第一和第二位线，相应地，BLn+1和BLn+1*分别是用于右子阵列的三变量CAM单元的第一和第二位线。
均衡晶体管121和122都具有与左侧位线均衡信号BLSEQ_L相连的栅极，还具有连接在BLn和BLn+1之间的源极/漏极端子。均衡晶体管121和122位于将三变量CAM单元140置于其间的位线BLn和BLn+1的相对的端部。三态反相器113和114将来自数据总线111的数据驱动到位线125，而三态反相器117和118将来自数据总线112的数据驱动到位线126。三态反相器113、114、117和118都由互补信号BLWR_L和BLWR_L*来起动。之前提到的用于行110的左子阵列的元件配置是用于行110的右子阵列的相应元件的镜象。均衡器123和124都具有与右侧位线均衡信号BLSEQ R相连的栅极，还具有连接在BLn*和BLn+1*之间的源极/漏极端子。均衡晶体管123和124也位于将三变量CAM单元140置于其间的位线BLn*和BLn+1*的相对的端部。三态反相器115和116将来自数据总线111的数据驱动到位线127，而三态反相器119和120将来自数据总线112的数据驱动到位线128。三态反相器115、116、119和120都由互补信号BLWR_R和BLWR_R*来起动。
因为每个位线互补对都是相对于其位线读出放大器以开位线结构来配置的，所以执行来自图5的混合位线结构的读操作是与执行所述图3的开位线结构的读操作相类似的。因此，不必对用于图5的混合位线结构的一般的读操作进行说明。下面在用于图6A和6B的详细的混合位线结构的说明中给出了读操作的详细说明。
下面描述用于图5的混合位线结构的预先充电和均衡操作。在读操作之后，位线读出放大器130将其各自的位线驱动为互补逻辑电位电平，因此，行110的所有四条位线都保持高或低的逻辑电位电平。下面的表1表示在完成读操作之后行110的四条位线的可能的逻辑电位电平。
表1 情况 BLn 逻辑电平 BLn+1 逻辑电平 BLn* 逻辑电平 BLn+1* 逻辑电平 1 1 0 1 0 2 0 1 1 0 3 1 0 0 1 4 0 1 0 1
为了在折叠方式中通过均衡将位线预先充电到中值电位电平，所有的第一和第二位线都必须具有互补的逻辑电位电平。更具体地，在使均衡晶体管导通之前，左子阵列的BLn和BLn+1可以具有互补的逻辑电位电平，而右子阵列的位线BLn*和BLn+1*可以具有互补的逻辑电位电平。从以上表1中可知，在2和3的情况下可以均衡该位线。换言之，当位线具有情况在2和3中所示的逻辑电位电平时，如果均衡晶体管121、122、123和124都被其各自的控制信号BLSEQ_L和BLSEQ_R导通，则将产生共享电荷并且所有的位线都将均衡到在高和低逻辑电位电平之间的中值电位电平。因此，混合位线结构的预先充电时间与传统的DRAM折叠式位线结构的预先充电时间是相等的。然而情况1和4中的位线，因为左侧和右子阵列的第一和第二位线具有相同的逻辑电位电平而不能被均衡。
为了按照本发明在所有四种情况下都允许位线的均衡，在均衡之前，两个子阵列的第一和第二位线都被翻转或被重写成来自数据总线DBn和DBn+1的预置互补逻辑电位电平。例如，在读操作之后，可将高逻辑电位电平写到数据总线DBn上并且可将低逻辑电位电平写到数据总线DBn+1上。因此，BLn和BLn*都通过三态反相器113、114、115和116而被驱动为低逻辑电位电平，而BLn+1和BLn+1*都通过三态反相器117、118、119和120而被驱动为该高逻辑电位电平。既然所有的第一和第二位线都具有互补的逻辑电位电平，就将均衡晶体管121、122、123和124都导通并且左和右子阵列的所有位线都均衡到中值电位电平。换句话说，可以使写到数据总线DBn和DBn+1上的逻辑电位电平反相来将互补逻辑电平电位电平驱动到第一和第二位线上。尽管没有示出，但可以配置包括全局写驱动器的重写电路来将预置数据写到该数据总线上，或者附加驱动器可以直接连接到数据总线上。然而，已经有多种用于将预置数据写到数据总线上的方法，这对本领域技术人员来说是显而易见的。
在图6A和6B中示出了一种按照本发明的混合位线结构的详细的电路图。为了简化示意图而没有示出字线和存储器单元。但本领域技术人员可以理解，字线是垂直于位线走线的并且存储器单元设置于每条字线和位线的交点处。图5中示出的多个元件是与图6A和6B中具有相同参考标号的元件相对应的。图6A和6B表示与一行三变量CAM单元有关的读、写和预先充电电路。多个这样的行可以以列配置，并且可以把多个列并排地配置在CAM存储器阵列中。在本实施例中，该行的左和右子阵列的第一和第二位线的每一条与128三变量CAM单元相连。值得注意的是，与第一和第二位线的每一对相连的单元的数量取决于所需的存储器阵列的大小，这样替换的实施例可以具有每对第一和第二位线比1 28三变量CAM单元的数量更多或更少的单元。图6A和6B的混合位线结构包括位线读电路、位线写电路以及位线预先充电电路。图6A中用a、b、c和d标定的内部节点与图6B中用相同标定的节点相连。
用于BLn和BLn+1的位线读电路包括位线读出放大器130、传输门157和158以及数据总线读驱动器149、150和151、152。位线读出放大器130包括一对交叉耦合的反相器。第一反相器包括串联连接在回复电压PR和读出电压PSb之间的p-沟道晶体管153和n-沟道晶体管154。第二反相器包括串联连接在回复电压PR和读出电压PSb之间的p-沟道晶体管155和n-沟道晶体管156。对所有的位线读出放大器130来说，PR和PSb分别是可控的内部高和低电源电压。第一反相器的输出与n-沟道传输门157的第一端子相连，并且第二反相器的输出与n-沟道传输门158的第一端子相连。传输门157和158都由信号TG来控制，用于在读操作过程中在其各自的第二端子上将位线读出放大器130连接到位线BLn和BLn*。第一数据总线读驱动器包括串联连接在DBn和VSS之间的n-沟道晶体管149和150。晶体管149的栅极与读左子阵列信号RD_L相连，而晶体管150的该栅极与位线读出放大器130的第一反相器的输出相连。第二数据读驱动器包括串联连接在DBn和VSS之间的n-沟道晶体管151和152。晶体管151的栅极与读右子阵列信号RD_R相连，而晶体管152的栅极与位线读出放大器130的第二反相器的输出端相连。用于BLn+1和BLn+1*的位线读电路配置成与之前所述的用于BLn和BLn*的位线读电路相同。位线读出放大器130的晶体管163、164、165和166分别相应于晶体管153、154、155和156。传输门167和168分别相应于晶体管157和158。数据总线读驱动器晶体管159、160和161、162分别相应于晶体管149、150和151、152。
位线写电路包括三态反相器113、114、115、116、117、118、119和120。通常，两个三态反相器将数据总线的数据驱动到每条位线上，其中，每个三态反相器都具有串联连接在电源电压VDD和位线之间的p-沟道晶体管131和132、串联连接在位线和电源电压VSS或地线之间的n-沟道晶体管133和134。每个三态反相器的起动晶体管131和132都具有与位线写信号和互补位线写信号相连的栅极。由每个三态反相器的晶体管132和133所形成的互补对具有与其各自的数据总线相连的栅极。下面是对三态反相器的更详细的说明。三态反相器113在距离位线读出放大器130的大约最远的位置处与位线BLn相连，而三态反相器114在距离位线读出放大器130的大约最近的位置处与位线BLn相连。两个三态反相器113和114都具有分别与左子阵列写信号BLWR_L*及其互补的BLWR_L相连的起动晶体管131和134，还具有其与数据总线DBn相连的晶体管132和133互补对。三态反相器117和118在与三态反相器113和114与位线BLn相连的相同位置处，与位线BLn+1相连。两个三态反相器117和118也具有分别与左子阵列写信号BLWR_L*及其互补的BLWR_L相连的起动晶体管131和134，但也具有其与数据总线DBn+1相连的晶体管132和133互补对。三态反相器115、116和119、120类似地与其各自的位线BLn*和BLn+1*相连。三态反相器115、116和119、120的起动晶体管131和134分别与右子阵列写信号BLWR_R*及其互补的BLWR R相连。三态反相器115、116和119、120的132和133互补对分别与数据总线DBn和DBn+1相连。
位线预先充电电路包括n-沟道均衡晶体管121、122、123、124、169和170以及n-沟道位线预先充电晶体管147、148、172和174。尽管三态反相器是写电路的一部分，但本实施例中，在预先充电操作过程中也是位线预先充电电路的一部分。下面给出了用于该行的左子阵列的预先充电电路的说明。均衡晶体管121具有其与BLn和BLn+1在距离位线读出放大器130大约最远的位置处相连的源极/漏极端子。均衡晶体管122也具有其与BLn和BLn+1相连的源极/漏极端子，但却是在距离该位线读出放大器130大约最近的位置处相连。这样，均衡晶体管就连接在这对第一和第二位线相对的两端。预先充电晶体管147将位线预先充电电压VBLP耦合到BLn，而预先充电晶体管148将位线预先充电电压VBLP耦合到BLn+1。该预先充电晶体管可以在沿着位线的任何适宜的位置处与其各自的位线相连。右子阵列的均衡晶体管123和124以及位线预先充电晶体管172和174都以与上述用于左子阵列的相应的晶体管相同的配置将位线与BLn*和BLn+1*相连。附加均衡晶体管169和170都具有与其各自的位线读出放大器交叉耦合反相器的输出相连的源极/漏极端子。所有的均衡晶体管和预先充电晶体管都具有其与位线均衡信号BLSEQ相连的栅极。
下面给出了参照图5、6A和6B的读、写和预先充电操作的说明，并且更具体地，给出了与位线BLn和BLn+1相连的电路。
用于本发明的混合位线结构的读操作与用于图3中所述的开位线结构的读操作是相类似的。假设位线BLn和BLn+1都已经预先充电到中值电位电平，并且在之前操作之后数据总线DBn已经预先充电到该高电位电平。
在低逻辑电位电平下信号RD_L和RD_R是无效的，而信号TG是在高逻辑电位电平下来将位线读出放大器连接到其各自的位线。信号PR和PSb保持在位线的中值电位电平上。为了从位线中读数据，来自左或右子阵列中任一个的一条位线被激活来对与第一和第二位线的每一对相连的128个三变量CAM单元中任一个进行存取。如果图2的三变量CAM单元用在该阵列中，那么该有效的字线将被驱动为VPP，VPP是比VDD更高的电位电平。依赖于在所存取的CAM单元中所存储的数据，电荷要么添加到其相应的位线来增加其在中值电位电平之上的电位电平，要么从其相应的第一位线中移除来减少其在中值电位电平之下的电位电平。值得注意的是，未存取的子阵列的位线因该子阵列中没有字线被激活而保持在已预先充电的中值电位电平，并且因此该位线就用作位线读出放大器130的参考位线。位线读出放大器电压PR和PSb被驱动为其各自的内部高和低电位电压以便激活位线读出放大器。然后位线读出放大器130将所存取的位线与参考位线的参考电位电平进行比较。如果所存取的位线具有比参考电位电平低的电位电平，那么锁存逻辑“0”或低电位电平。换句话说，如果所存取的位线具有比参考电位电平大的电位电平，那么就锁存逻辑“1”或高电位电平。由此，一旦位线读出放大器130锁存了所存取的位线的数据，参考位线就被驱动为相反的逻辑电平。由位线读出放大器130驱动为该高电位电平的位线导通其相应的读晶体管150或152。在信号PR和PSb被驱动为其各自的高和低电位电平之后不久，信号TG就被驱动为低逻辑电位电平。一旦断开传输门晶体管，则BLSA锁存就完成了而不用由位线电容来装入。依赖于所存取的子阵列，读左子阵列信号RD_L或读右子阵列信号RD_R中的一个被驱动为高电位电平以便分别导通读起动晶体管149或151。如果一对串联连接的读起动和读晶体管，例如149和150，被导通，那么DBn就会对地放电。否则，DBn保持在已预先充电的高电位电平。在位线读存取操作过程中通过将信号BLWR_L*、BLWR_R*驱动为高电位电平和将信号BLWR_L、BLWR_R驱动为低电位电平，三态反相器113、114、115和116被断开。然而，三态反相器可以在读操作的结束处导通以便将位线电位回复到VDD电压干线。该电路的这种特殊的特征将在后面作更详细的描述。尽管已经参照与位线BLn和BLn+1相连的电路对读操作作了如前的说明，但同样的说明也适用于与位线BLn*和BLn+1*相连的电路。
将数据写到位线上并不包含之前描述的读取电路，但仍就需要激活来自左子阵列或右子阵列的任意一条字线，以便存取与第一和第二位线的每一对相连的128三变量CAM单元中的一个。在写操作过程中关断传输门157和158以及读起动晶体管149和151来使得该位线读出放大器130与位线BLn和BLn+1以及数据总线DBn隔离。假设位线BLn和BLn+1已经预先充电到中值电位电平，数据总线DBn已经以来自全局写驱动器(未示出)的高或低电位电平写数据驱动，并且子阵列位线写信号BLWR_L*、BLWR_R*和BLWR_L、BLWR_R都分别处于高和低电位电平来使得三态反相器113、114、115和116一开始就保持断开。接着，一对与有效字线BLWR_L*、BLWR_L或BLWR_R*、BLWR_R相联的互补子阵列写信号都被分别驱动为低或高电位电平。因此，只有将三态反相器113、114或115、116导通来将来自DBn的写数据分别驱动到位线BLn或BLn+1上。取决于DBn的电位电平，将高或低电位电平驱动到该位线上。尽管已经参照与位线BLn和BLn+1相连的电路对写操作作了之前的说明，但同样的说明也适用于与位线BLn*和BLn+1*相连的电路。
一个读或写操作之后，位线就为其后的读取操作做准备而预先充电到中值电位电平。传输门157和158一开始就被关断并且在预先充电操作过程中读起动晶体管149和151保持关断，以便使得该位线读出放大器130与位线BLn和BLn+1以及数据总线DBn隔离。位线读出放大器电压PR和PSb被驱动为中值电位电平以禁止位线读出放大器工作。数据总线DBn和DBn+1首先由全局写驱动器以预置互补逻辑电位电平来驱动，接着激活左和右子阵列三态反相器和传输门157、158、167和168。换言之，信号BLWR_L*、BLWR_R*和BLWR_L、BLWR_R分别被驱动为低和高电位电平，并且信号TG被驱动为高电位电平。因此，来自之前读/写操作的位线上的之前的逻辑电位电平被重写，或被翻转成预置逻辑电位电平。例如，如果DBn和DBn+1分别被驱动为高和低电位电平，那么位线BLn、BLn*就通过三态反相器113、114、115和116而被驱动为低电位电平，并且位线BLn+1、BLn+1*就通过三态反相器117、118、119和120而被驱动为该高电位电平。该三态反相器保持有效直到所有的位线全部被驱动为其最后的互补电平。接着，信号BLWR_L*、BLWR_R*和BLWR_L、BLWR_R分别被驱动为高和低电位电平来以禁止三态反相器工作。这里，可发生位线均衡。然后，位线均衡信号BLSEQ和传输门信号TG都被驱动为高电位电平来将预先充电电路和传输门导通。具体地，均衡晶体管121、122、123、124、169和170都被导通从而将所有的四条位线短路到一起，并且传输门157、158、167和168都被导通以便互补位线对通过均衡晶体管169和170来耦合到一起。所有的四条位线通过共享电荷最终都均衡到中值电位电平。预先充电晶体管147、148、172和174也都导通来将位线预先充电电压(VBLP)耦合到所有的位线上，从而使得位线保持在中点VBLP电位电平。VBLP是由没有示出的电压产生器产生的中值电位电平。
本发明的混合位线结构具有超过现有技术位线结构的几个优点。该预先充电操作以与折叠式位线结构相一致的方式来执行，并且因此因在与第一和第二位线的每一对的相反的端部相连的附加均衡晶体管的缘故而使得该预先充电操作比用于具有相同长度位线的传统的开位线结构的预先充电操作要快大约四倍。由于该位线一开始就通过均衡而预先充电到中值电位电平，所以可以使用以很少的限制而设计的VBLP产生器在位线上维持中值电位电平。开位线结构允许三变量动态CAM单元在阵列中最大的封装效率来使得面积消耗和由此产生的费用保持很低。
尽管数据总线DBn和DBn+1以与位线并联的方式示出，但替换实施例可以使得用段形成的DBn和DBn+1与垂直于这些段形成的全局数据总线相连。
在图7所示的本发明的另一个替换实施例中，附加局部重写电路与位线相连从而将位线驱动为该预定的数据电位电平而不利用写驱动器和数据总线来将预定的数据写到位线上。在图7中示出了位线BLn和BLn+1，此处，p-沟道重写晶体管180将VDD耦合到BLn上并n-沟道重写晶体管182将地耦合到BLn+1上。晶体管182的栅极和反相器184的输入连接到重写起动信号OWE，并且晶体管180的栅极连接到反向器184的输出。因此，当OWE被驱动为高电位电平时，晶体管180被导通来将BLn驱动为高电位电平，并且晶体管182被导通而将BLn+1驱动为该接地电压的低电位电平。尽管没有示出位线BLn*和BLn+1*，但相应于重写晶体管180和182的晶体管可以以相同的配置来与位线BLn*和BLn+1*相连。由此，在重写晶体管的这种特殊的配置下分别驱动了相应于位线BLn、BLn*、BLn+1和BLn+1*的逻辑模式1、1、0、0。换句话说，可以连接重写晶体管而将四条位线中的每一条以交替的高和低逻辑电位电平来驱动。在这种替换配置中，得到相应于位线BLn、BLn*、BLn+1和BLn+1*的逻辑模式1、0、1、0。在两种重写晶体管配置下，存在分别相反的配置，采用这种配置也能够通过均衡预先充电到中值电位电平。之前所论述的多种位线逻辑电平模式汇总到以下的表2中。
表2 配置 BLn 逻辑电平 BLn+1 逻辑电平 BLn* 逻辑电平 BLn+1* 逻辑电平 1 1 1 0 0 2 0 0 1 1 3 1 0 0 1 4 0 1 1 0
当已经具有互补逻辑电位电平的第一和第二位线在均衡之前以相反的互补逻辑电位电平进行重写时，本发明的混合位线结构就会受到高功耗的损害。
在本发明的替换实施例中，可以在读操作过程中在位线数据被读出并被插入到数据总线之后不久通过将适当的子阵列的写驱动器激活而将该位线回复。通过利用写驱动器来回复位线电位电平而不是利用位线读出放大器的p-沟道晶体管，实现了更高速的操作。
本发明的上述实施例仅仅是举例。本领域技术人员可以对特定的实施例进行替换、修改和变化而不脱离仅由后附的权利要求所限定的本发明的范围。