基于二极管选通的相变存储器读出电路及读出方法.pdf

本发明提供一种基于二极管选通的相变存储器读出电路及读出方法，其中，所述基于二极管选通的相变存储器读出电路至少包括：偏置电路，用于提供恒定电流，以产生偏置电压；读电流限流电路，用于根据所述偏置电压对流过需要读数据位上的相变存储单元的读电流进行限流；基准电流限流电路，用于提供基准电流，并根据所述偏置电压对所述基准电流进行限流；比较电路，用于将限流后的读电流和限流后的基准电流进行比较，并根据比较结果读取所述需要读数据位上的相变存储单元所存储的数据。本发明的基于二极管选通的相变存储器读出电路，能够适应相变存储器制备工艺中的偏差，使相变存储器具有良好的产品一致性，同时减小了数据读取难度和读错概率。

权利要求书
1.  一种基于二极管选通的相变存储器读出电路，用于对需要读数据位上的相变存储单元所存储的数据进行读取，其特征在于，所述基于二极管选通的相变存储器读出电路至少包括：
偏置电路，用于提供恒定电流，以产生偏置电压；
读电流限流电路，连接于所述偏置电路和所述需要读数据位上的相变存储单元，用于根据所述偏置电压对流过所述需要读数据位上的相变存储单元的读电流进行限流；
基准电流限流电路，连接于所述偏置电路，用于提供基准电流，并根据所述偏置电压对所述基准电流进行限流；
比较电路，连接于所述限流电路和所述基准电路，用于将所述限流后的读电流和所述限流后的基准电流进行比较，并根据比较结果读取所述需要读数据位上的相变存储单元所存储的数据。

2.  根据权利要求1所述的基于二极管选通的相变存储器读出电路，其特征在于，所述偏置电路至少包括：偏置NMOS晶体管，偏置相变电阻和偏置二极管；所述偏置NMOS晶体管的漏极接入电源电压，所述偏置NMOS晶体管的衬底接地，所述偏置NMOS晶体管的栅极与其源极连接，所述偏置NMOS晶体管的源极还与所述偏置相变电阻的一端连接，所述偏置相变电阻的另一端与所述偏置二极管的正极连接，所述偏置二极管的负极接地；其中，所述偏置电压为所述偏置NMOS晶体管的源极处的电压。

3.  根据权利要求1所述的基于二极管选通的相变存储器读出电路，其特征在于，所述读电流限流电路至少包括：第一限流PMOS晶体管，第一限流NMOS晶体管；所述第一限流PMOS晶体管的源极与其衬底连接后接入电源电压，所述第一限流PMOS晶体管的栅极与其漏极连接，所述第一限流PMOS晶体管的漏极还与所述第一限流NMOS晶体管的漏极连接，所述第一限流NMOS晶体管的栅极接入所述偏置电压，所述第一限流NMOS晶体管的衬底接地，所述第一限流NMOS晶体管的源极与所述需要读数据位上的相变存储单元连接；其中，所述第一限流NMOS晶体管适于通过所述偏置电压限制其栅极电压，以限制流过所述第一限流NMOS晶体管的电流，从而限制所述读电流，并将其漏极处的电压输出到所述比较电路，作为与所述限流后的读电流对应的读电压。

4.  根据权利要求3所述的基于二极管选通的相变存储器读出电路，其特征在于，所述基准电流限流电路至少包括：N路并联连接的基准电流限流支路，其中，N为大于等于1的自然数；
每路基准电流限流支路至少包括：第二限流PMOS晶体管，第二限流NMOS晶体管，限流电阻和限流二极管；所述第二限流PMOS晶体管的源极与其衬底连接后接入电源电压，所述第二限流PMOS晶体管的栅极与其漏极连接，所述第二限流PMOS晶体管的漏极还与所述第二限流NMOS晶体管的漏极连接，所述第二限流NMOS晶体管的栅极接入所述偏置电压，所述第二限流NMOS晶体管的衬底接地，所述第二限流NMOS晶体管的源极与所述限流电阻的一端连接，所述限流电阻的另一端与所述限流二极管的正极连接，所述限流二极管的负极接地；
其中，所述基准电流为流过各路基准电流限流支路的电流之和；各路基准电流限流支路中的第二限流NMOS晶体管均适于通过所述偏置电压限制其栅极电压，以限制流过所述第二限流NMOS晶体管的电流，从而限制所述基准电流，并将其漏极处的电压输出到所述比较电路，作为与所述限流后的基准电流对应的基准电压。

5.  根据权利要求4所述的基于二极管选通的相变存储器读出电路，其特征在于，各路基准电流限流支路中的限流二极管分布在所述相变存储器芯片的各个角落和中心位置。

6.  根据权利要求5所述的基于二极管选通的相变存储器读出电路，其特征在于，每路基准电流限流支路中的限流电阻均为可调电阻，每路基准电流限流支路适于通过统计分布在所述限流二极管周围的多个相变存储单元中相变电阻的阻值，并根据所述限流二极管对应的多个阻值的平均值，来调整所述限流电阻的阻值。

7.  根据权利要求5所述的基于二极管选通的相变存储器读出电路，其特征在于，每路基准电流限流支路中的限流电阻均为状态既定的相变电阻，每路基准电流限流支路适于根据所述相变存储器中晶态和非晶态相变电阻的参考阻值，来调整所述限流电阻的阻值。

8.  根据权利要求4所述的基于二极管选通的相变存储器读出电路，其特征在于，所述比较电路至少包括：第一比较PMOS晶体管，第二比较PMOS晶体管，第一比较NMOS晶体管，第二比较NMOS晶体管和缓冲器；
所述第一比较PMOS晶体管的源极与其衬底连接后接入电源电压，所述第一比较PMOS晶体管的栅极作为所述比较电路的负输入端接入所述读电压，所述第一比较PMOS晶体管的漏极与所述缓冲器的输入端连接，所述第一比较PMOS晶体管的漏极还与所述第一比较NMOS晶体管的漏极连接，所述第二比较PMOS晶体管的源极与其衬底连接后接 入电源电压，所述第二比较PMOS晶体管的栅极作为所述比较电路的正输入端接入所述基准电压，所述第二比较PMOS晶体管的漏极与所述第二比较NMOS晶体管的漏极连接，所述第一比较NMOS晶体管的栅极与所述第二比较NMOS晶体管的栅极连接，所述第二比较NMOS晶体管的栅极与其漏极连接，所述第一比较NMOS晶体管的源极与其衬底连接后接地，所述第二比较NMOS晶体管的源极与其衬底连接后接地；
其中，在接收到所述读电压和所述基准电压时，由所述第一比较PMOS晶体管的漏极将所述限流后的读电流和所述限流后的基准电流之间的比较结果输入所述缓冲器，由所述缓冲器将其自身预设的翻转电平与所述比较结果比较后输出，该输出信号为读取到的所述需要读数据位上的相变存储单元所存储的数据。

9.  根据权利要8所述的基于二极管选通的相变存储器读出电路，其特征在于，所述第二比较PMOS晶体管的尺寸为所述第一比较PMOS晶体管的尺寸的N倍。

10.  一种基于二极管选通的相变存储器读出方法，其特征在于，所述基于二极管选通的相变存储器读出方法采用如权利要求1-9任一项所述的基于二极管选通的相变存储器读出电路，至少包括如下步骤：
预置基准电流限流电路，以适应所述相变存储器制备工艺中的偏差；其中，预置基准电流限流电路的方法为：
首先，在所述相变存储器芯片的各个角落和中心位置设置N个限流二极管，与N个限流二极管一一连接的N个限流电阻，与N个限流电阻一一连接的N个第二限流NMOS晶体管，以及与N个第二限流NMOS晶体管一一连接的N个第二限流PMOS晶体管，从而形成N路基准电流限流支路；其中，每路基准电流限流支路中的限流电阻均采用可调电阻或者状态既定的相变电阻；
接着，将N路基准电流限流支路并联连接；
最后，调整每路基准电流限流支路中的限流电阻的阻值；在每路基准电流限流支路中的限流电阻均采用可调电阻时，统计分布在每路基准电流限流支路中的限流二极管周围的多个相变存储单元中相变电阻的阻值，并根据每路基准电流限流支路中的限流二极管对应的多个阻值的平均值，来调整每路基准电流限流支路中的限流电阻的阻值；在每路基准电流限流支路中的限流电阻均采用状态既定的相变电阻时，根据所述相变存储器中晶态和非晶态相变电阻的参考阻值，来调整每路基准电流限流支路中的限流电阻的阻值；
由偏置电路提供恒定电流，以产生偏置电压；
由读电流限流电路根据所述偏置电压对流过所述需要读数据位上的相变存储单元的读电流进行限流；
由基准电流限流电路提供基准电流，并根据所述偏置电压对所述基准电流进行限流；
由比较电路将所述限流后的读电流和所述限流后的基准电流进行比较，并根据比较结果读取所述需要读数据位上的相变存储单元所存储的数据。

说明书基于二极管选通的相变存储器读出电路及读出方法
技术领域
本发明涉及微电子技术领域，特别是涉及一种基于二极管选通的相变存储器读出电路及读出方法。
背景技术
相变存储器，是一种新型的阻变式非易失性半导体存储器，它以硫系化合物材料为存储介质，利用加工到纳米尺寸的相变材料在多晶态(材料呈低阻状态)与非晶态(材料呈高阻状态)时不同的电阻状态来实现数据的存储。
相变存储器是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，它一般是指硫系化合物随机存储器，又被称作奥弗辛斯基电效应统一存储器。相变存储器作为一种新的存储器，由于其读写速度快，可擦写耐久性高，保持信息时间长，低功耗，非挥发等特性，特别是随着加工技术和存储单元的尺寸缩小到纳米数量级时相变存储器的这些特性也变得越来越突出，因此它被业界认为是最有发展潜力的下一代存储器。
相变存储器的基本相变存储单元由相变电阻和选通开关单元组成。其中，相变存储器选通器件实现着存储阵列特定存储单元被选择进行读写的开关操作功能，目前被应用的选通器件包括BJT、MOSFET晶体管以及垂直Diode(二极管)。其中Diode作为选通管时因其极高的电流密度所能实现的工艺最高极限的4F2单元面积，极具应用潜力。
读出电路为整个相变存储器电路的重要组成部分，相变存储器中存储的数据(即相变存储单元中相变电阻的晶态或非晶态)要通过读出电路读取。考虑到相变存储器中存储的数据呈现出来的直观特性为低阻或高阻态，因此，相变存储器都是通过在读使能信号及读电路的控制下，向相变存储器存储单元输入较小量值的电流或者电压，然后测量相变存储单元上的电压值或电流值来实现的。
相变存储器读出电路通过发送一个极低的电流值(电压值)给相变存储单元，此时读取位线的电压(电流)，如果位线电压较高(电流较小)则表示相变单元为高阻态，即“1”；如果位线电压较低(电流较大)则表示相变单元为低阻态，即“0”。然而，在读的过程中，常常会出现数据读错的问题。例如，当相变存储单元两端电压差超过某一个阈值时，流过相变存储单元的读电流过大，相变电阻内部载流子会发生击穿效应，载流子突然增加，从而表现出低阻的特性，而此时相变电阻本身并没有发生相变，这样一来，就造成了数据的读错。
随着工艺尺寸的收缩，采用二极管作为相变存储器选通器件的面积优势越来越明显。而且随着工艺的微缩容量越大，二极管的性价比就越高，显然，整个相变存储器芯片的面积也会增大。这样一来，由于相变存储器制备工艺中存在偏差，随着相变存储器芯片面积的增大，无论是片内阵列中各个数据位(BIT)上的相变电阻还是选通二极管的离散性都大大增加，不仅造成了相变存储器的产品一致性较差，而且加大了现有读出电路的数据读取难度和读错概率。并且，除了同一块相变存储器芯片上BIT与BIT间的存在差异，不同相变存储器芯片间和不同批次相变存储器芯片间也存在差异，而现有读出电路由于无法减小这些差异，因而将进一步加大数据读取难度和读错概率。
因此，如何减小现有技术中相变存储器读出电路的数据读取难度和读错概率，以及如何使相变存储器具有良好的产品一致性，是亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于二极管选通的相变存储器读出电路及读出方法，用于解决现有技术中相变存储器读出电路的数据读取难度和读错概率较大，以及相变存储器的产品一致性较差的问题。
为实现上述目的及其他相关目的，本发明提供一种基于二极管选通的相变存储器读出电路，用于对需要读数据位上的相变存储单元所存储的数据进行读取，其中，所述基于二极管选通的相变存储器读出电路至少包括：
偏置电路，用于提供恒定电流，以产生偏置电压；
读电流限流电路，连接于所述偏置电路和所述需要读数据位上的相变存储单元，用于根据所述偏置电压对流过所述需要读数据位上的相变存储单元的读电流进行限流；
基准电流限流电路，连接于所述偏置电路，用于提供基准电流，并根据所述偏置电压对所述基准电流进行限流；
比较电路，连接于所述限流电路和所述基准电路，用于将所述限流后的读电流和所述限流后的基准电流进行比较，并根据比较结果读取所述需要读数据位上的相变存储单元所存储的数据。
优选地，所述偏置电路至少包括：偏置NMOS晶体管，偏置相变电阻和偏置二极管；所述偏置NMOS晶体管的漏极接入电源电压，所述偏置NMOS晶体管的衬底接地，所述偏置NMOS晶体管的栅极与其源极连接，所述偏置NMOS晶体管的源极还与所述偏置相变电阻的一端连接，所述偏置相变电阻的另一端与所述偏置二极管的正极连接，所述偏置二极管的负 极接地；其中，所述偏置电压为所述偏置NMOS晶体管的源极处的电压。
优选地，所述读电流限流电路至少包括：第一限流PMOS晶体管，第一限流NMOS晶体管；所述第一限流PMOS晶体管的源极与其衬底连接后接入电源电压，所述第一限流PMOS晶体管的栅极与其漏极连接，所述第一限流PMOS晶体管的漏极还与所述第一限流NMOS晶体管的漏极连接，所述第一限流NMOS晶体管的栅极接入所述偏置电压，所述第一限流NMOS晶体管的衬底接地，所述第一限流NMOS晶体管的源极与所述需要读数据位上的相变存储单元连接；其中，所述第一限流NMOS晶体管适于通过所述偏置电压限制其栅极电压，以限制流过所述第一限流NMOS晶体管的电流，从而限制所述读电流，并将其漏极处的电压输出到所述比较电路，作为与所述限流后的读电流对应的读电压。
优选地，所述基准电流限流电路至少包括：N路并联连接的基准电流限流支路，其中，N为大于等于1的自然数；
每路基准电流限流支路至少包括：第二限流PMOS晶体管，第二限流NMOS晶体管，限流电阻和限流二极管；所述第二限流PMOS晶体管的源极与其衬底连接后接入电源电压，所述第二限流PMOS晶体管的栅极与其漏极连接，所述第二限流PMOS晶体管的漏极还与所述第二限流NMOS晶体管的漏极连接，所述第二限流NMOS晶体管的栅极接入所述偏置电压，所述第二限流NMOS晶体管的衬底接地，所述第二限流NMOS晶体管的源极与所述限流电阻的一端连接，所述限流电阻的另一端与所述限流二极管的正极连接，所述限流二极管的负极接地；
其中，所述基准电流为流过各路基准电流限流支路的电流之和；各路基准电流限流支路中的第二限流NMOS晶体管均适于通过所述偏置电压限制其栅极电压，以限制流过所述第二限流NMOS晶体管的电流，从而限制所述基准电流，并将其漏极处的电压输出到所述比较电路，作为与所述限流后的基准电流对应的基准电压。
优选地，各路基准电流限流支路中的限流二极管分布在所述相变存储器芯片的各个角落和中心位置。
优选地，每路基准电流限流支路中的限流电阻均为可调电阻，每路基准电流限流支路适于通过统计分布在所述限流二极管周围的多个相变存储单元中相变电阻的阻值，并根据所述限流二极管对应的多个阻值的平均值，来调整所述限流电阻的阻值。
优选地，每路基准电流限流支路中的限流电阻均为状态既定的相变电阻，每路基准电流限流支路适于根据所述相变存储器中晶态和非晶态相变电阻的参考阻值，来调整所述限流电阻的阻值。
优选地，所述比较电路至少包括：第一比较PMOS晶体管，第二比较PMOS晶体管，第 一比较NMOS晶体管，第二比较NMOS晶体管和缓冲器；
所述第一比较PMOS晶体管的源极与其衬底连接后接入电源电压，所述第一比较PMOS晶体管的栅极作为所述比较电路的负输入端接入所述读电压，所述第一比较PMOS晶体管的漏极与所述缓冲器的输入端连接，所述第一比较PMOS晶体管的漏极还与所述第一比较NMOS晶体管的漏极连接，所述第二比较PMOS晶体管的源极与其衬底连接后接入电源电压，所述第二比较PMOS晶体管的栅极作为所述比较电路的正输入端接入所述基准电压，所述第二比较PMOS晶体管的漏极与所述第二比较NMOS晶体管的漏极连接，所述第一比较NMOS晶体管的栅极与所述第二比较NMOS晶体管的栅极连接，所述第二比较NMOS晶体管的栅极与其漏极连接，所述第一比较NMOS晶体管的源极与其衬底连接后接地，所述第二比较NMOS晶体管的源极与其衬底连接后接地；
其中，在接收到所述读电压和所述基准电压时，由所述第一比较PMOS晶体管的漏极将所述限流后的读电流和所述限流后的基准电流之间的比较结果输入所述缓冲器，由所述缓冲器将其自身预设的翻转电平与所述比较结果比较后输出，该输出信号为读取到的所述需要读数据位上的相变存储单元所存储的数据。
优选地，所述第二比较PMOS晶体管的尺寸为所述第一比较PMOS晶体管的尺寸的N倍。
本发明还提供一种基于二极管选通的相变存储器读出方法，其中，所述基于二极管选通的相变存储器读出方法采用如上所述的基于二极管选通的相变存储器读出电路，至少包括如下步骤：
预置基准电流限流电路，以适应所述相变存储器制备工艺中的偏差；其中，预置基准电流限流电路的方法为：
首先，在所述相变存储器芯片的各个角落和中心位置设置N个限流二极管，与N个限流二极管一一连接的N个限流电阻，与N个限流电阻一一连接的N个第二限流NMOS晶体管，以及与N个第二限流NMOS晶体管一一连接的N个第二限流PMOS晶体管，从而形成N路基准电流限流支路；其中，每路基准电流限流支路中的限流电阻均采用可调电阻或者状态既定的相变电阻；
接着，将N路基准电流限流支路并联连接；
最后，调整每路基准电流限流支路中的限流电阻的阻值；在每路基准电流限流支路中的限流电阻均采用可调电阻时，统计分布在每路基准电流限流支路中的限流二极管周围的多个相变存储单元中相变电阻的阻值，并根据每路基准电流限流支路中的限流二极管对应的多个阻值的平均值，来调整每路基准电流限流支路中的限流电阻的阻值；在每路基准电流限流支 路中的限流电阻均采用状态既定的相变电阻时，根据所述相变存储器中晶态和非晶态相变电阻的参考阻值，来调整每路基准电流限流支路中的限流电阻的阻值；
由偏置电路提供恒定电流，以产生偏置电压；
由读电流限流电路根据所述偏置电压对流过所述需要读数据位上的相变存储单元的读电流进行限流；
由基准电流限流电路提供基准电流，并根据所述偏置电压对所述基准电流进行限流；
由比较电路将所述限流后的读电流和所述限流后的基准电流进行比较，并根据比较结果读取所述需要读数据位上的相变存储单元所存储的数据。
如上所述，本发明的基于二极管选通的相变存储器读出电路及读出方法，具有以下有益效果：
本发明的基于二极管选通的相变存储器读出电路，能够适应相变存储器制备工艺中的偏差，减小了同一块相变存储器芯片内阵列中BIT与BIT间的差异、不同相变存储器芯片间的差异以及不同批次相变存储器芯片间的差异，使相变存储器具有良好的产品一致性，同时减小了数据读取难度和读错概率。
本发明的基于二极管选通的相变存储器读出方法，采用本发明上述的基于二极管选通的相变存储器读出电路，适应性大大增加，不仅使相变存储器具有良好的产品一致性，而且减小了数据读取难度和读错概率。另外，本发明的基于二极管选通的相变存储器读出方法，通过限流的方法限制了流过相变存储单元的读电流，进一步减小了数据读错概率。
附图说明
图1显示为本发明第一实施例的基于二极管选通的相变存储器读出电路的结构框图。
图2显示为本发明第一实施例的基于二极管选通的相变存储器读出电路的电路图。
图3显示为本发明第一实施例的基于二极管选通的相变存储器读出电路中偏置电路的电路图。
图4显示为本发明第一实施例的基于二极管选通的相变存储器读出电路中读电流限流电路的电路图。
图5显示为本发明第一实施例的基于二极管选通的相变存储器读出电路中基准电流限流电路的电路图。
图6显示为本发明第一实施例的基于二极管选通的相变存储器读出电路中比较电路的电路图。
图7显示为本发明第二实施例的基于二极管选通的相变存储器读出方法的流程示意图。
元件标号说明
10                 偏置电路
11                 偏置NMOS晶体管
12                 偏置相变电阻
13                 偏置二极管
20                 读电流限流电路
21                 第一限流PMOS晶体管
22                 第一限流NMOS晶体管
30                 基准电流限流电路
31                 基准电流限流支路
311                第二限流PMOS晶体管
312                第二限流NMOS晶体管
313                限流电阻
314                限流二极管
40                 比较电路
41                 第一比较PMOS晶体管
42                 第二比较PMOS晶体管
43                 第一比较NMOS晶体管
44                 第二比较NMOS晶体管
45                 缓冲器
50                 需要读数据位上的相变存储单元
S1～S4             步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1，本发明第一实施例涉及一种基于二极管选通的相变存储器读出电路，用于对需要读数据位上的相变存储单元所存储的数据进行读取。需要说明的是，本实施例中所提 供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示为本实施例的基于二极管选通的相变存储器读出电路的结构框图，其至少包括：偏置电路10，读电流限流电路20，基准电流限流电路30，以及比较电路40。与本实施例的基于二极管选通的相变存储器读出电路的结构框图相应的电路图，如图2所示。
对于偏置电路10，其用于提供恒定电流IBASE，以产生偏置电压VBASE。偏置电路10的具体电路请参阅图3，其至少包括：偏置NMOS晶体管11，偏置相变电阻12和偏置二极管13；偏置NMOS晶体管11的漏极接入电源电压VDD，偏置NMOS晶体管11的衬底接地GND，偏置NMOS晶体管11的栅极与其源极连接，偏置NMOS晶体管11的源极还与偏置相变电阻12的一端连接，偏置相变电阻12的另一端与偏置二极管13的正极连接，偏置二极管13的负极接地GND。
其中，偏置电压VBASE为偏置NMOS晶体管11的源极处的电压。在接入电源电压VDD后，偏置电路10中产生恒定电流IBASE，从而在偏置NMOS晶体管11的源极处产生偏置电压VBASE。当然，在其他的实施例中，也可以采用由其他元器件构成的能够产生偏置电压VBASE的偏置电路。
对于读电流限流电路20，其连接于偏置电路10和需要读数据位上的相变存储单元50，用于根据偏置电压VBASE对流过需要读数据位上的相变存储单元50的读电流IREAD进行限流。读电流限流电路20的具体电路如图4所示，其至少包括：第一限流PMOS晶体管21，第一限流NMOS晶体管22；第一限流PMOS晶体管21的源极与其衬底连接后接入电源电压VDD，第一限流PMOS晶体管21的栅极与其漏极连接，第一限流PMOS晶体管21的漏极还与第一限流NMOS晶体管22的漏极连接，第一限流NMOS晶体管22的栅极接入偏置电压VBASE，第一限流NMOS晶体管22的衬底接地GND，第一限流NMOS晶体管22的源极与需要读数据位上的相变存储单元50连接。
其中，第一限流NMOS晶体管22适于通过偏置电压VBASE限制其栅极电压，以限制流过第一限流NMOS晶体管22的电流，从而限制读电流IREAD，并将其漏极处的电压输出到比较电路40，作为与限流后的读电流IREAD对应的读电压VINN。偏置电压VBASE能够限制第一限流NMOS管的栅级电压，进而限制第一限流NMOS管的栅源电压VGS，再进而限制了第一限流NMOS管的饱和漏源电压VDSSAT，这样就限制流过第一限流NMOS管的电流，最终限制了读电流IREAD。
在本实施例中，读电流限流电路20对流过需要读数据位上的相变存储单元50的读电流 IREAD进行了限流。因而在读数据的过程中，即使相变存储单元两端电压差超过某一个阈值，流过相变存储单元的读电流IREAD也会很好地受到限制，相变电阻内部载流子不会发生击穿效应，也就避免了相变电阻表现出的特性与其本身的当前特性不符的现象，从而避免了数据的读错。
对于基准电流限流电路30，其连接于偏置电路10，用于提供基准电流IREF，并根据偏置电压VBASE对基准电流IREF进行限流。基准电流限流电路30的具体电路如图5所示，其至少包括：N路并联连接的基准电流IREF限流支路31，其中，N为大于等于1的自然数；每路基准电流IREF限流支路31至少包括：第二限流PMOS晶体管311，第二限流NMOS晶体管312，第二限流NMOS晶限流电阻313和限流二极管314；第二限流PMOS晶体管311的源极与其衬底连接后接入电源电压VDD，第二限流PMOS晶体管311的栅极与其漏极连接，第二限流PMOS晶体管311的漏极还与第二限流NMOS晶体管312的漏极连接，第二限流NMOS晶体管312的栅极接入偏置电压VBASE，第二限流NMOS晶体管312的衬底接地GND，第二限流NMOS晶体管312的源极与第二限流NMOS晶限流电阻313的一端连接，第二限流NMOS晶限流电阻313的另一端与限流二极管314的正极连接，限流二极管314的负极接地GND。
其中，基准电流IREF为流过各路基准电流IREF限流支路31的电流之和；各路基准电流IREF限流支路31中的第二限流NMOS晶体管312均适于通过偏置电压VBASE限制其栅极电压，以限制流过第二限流NMOS晶体管312的电流，从而限制基准电流IREF，并将其漏极处的电压输出到比较电路40，作为与限流后的基准电流IREF对应的基准电压VINP。
较佳地，各路基准电流IREF限流支路31中的限流二极管314分布在相变存储器芯片的各个角落和中心位置，也就是说，在相变存储器芯片上选取N个能够表现工艺偏差的特征位置形成N个限流二极管314。并且，每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313均为可调电阻，每路基准电流IREF限流支路31适于通过统计分布在限流二极管314周围的多个相变存储单元中相变电阻的阻值，并根据限流二极管314对应的多个阻值的平均值，来调整第二限流NMOS晶限流电阻313的阻值。当然，在其他的实施例中，每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313也可以采用状态既定(或晶态或非晶态)的相变电阻，每路基准电流IREF限流支路31适于根据相变存储器中晶态和非晶态相变电阻的参考阻值，来调整第二限流NMOS晶限流电阻313的阻值。
由于能够对各个第二限流NMOS晶限流电阻313进行调整，因此本实施例的读出电路能够适应相变存储器制备工艺中的偏差，从而减小同一块相变存储器芯片内阵列中BIT与BIT间的差异、不同相变存储器芯片间的差异以及不同批次相变存储器芯片间的差异，使相变存 储器具有良好的产品一致性，同时减小了数据读取难度和读错概率。
对于比较电路40，其连接于限流电路和基准电路，用于将限流后的读电流IREAD和限流后的基准电流IREF进行比较，并根据比较结果读取需要读数据位上的相变存储单元50所存储的数据。比较电路40的具体电路如图6所示，其至少包括：第一比较PMOS晶体管41，第二比较PMOS晶体管42，第一比较NMOS晶体管43，第二比较NMOS晶体管44和缓冲器45；第一比较PMOS晶体管41的源极与其衬底连接后接入电源电压VDD，第一比较PMOS晶体管41的栅极作为比较电路40的负输入端接入读电压VINN，第一比较PMOS晶体管41的漏极与缓冲器45的输入端连接，第一比较PMOS晶体管41的漏极还与第一比较NMOS晶体管43的漏极连接，第二比较PMOS晶体管42的源极与其衬底连接后接入电源电压VDD，第二比较PMOS晶体管42的栅极作为比较电路40的正输入端接入基准电压VINP，第二比较PMOS晶体管42的漏极与第二比较NMOS晶体管44的漏极连接，第一比较NMOS晶体管43的栅极与第二比较NMOS晶体管44的栅极连接，第二比较NMOS晶体管44的栅极与其漏极连接，第一比较NMOS晶体管43的源极与其衬底连接后接地GND，第二比较NMOS晶体管44的源极与其衬底连接后接地GND。
其中，在接收到读电压和基准电压时，由第一比较PMOS晶体管41的漏极将限流后的读电流IREAD和限流后的基准电流IREF之间的比较结果输入缓冲器45，由缓冲器45将其自身预设的翻转电平与比较结果比较后输出，该输出信号为读取到的需要读数据位上的相变存储单元50所存储的数据。
在本实施例中，基准电压VINP和读电压VINN分别连接比较电路40的正输入端和负输入端，也就是说，第一比较PMOS晶体管41与第一限流PMOS晶体管21相连形成了电流镜结构，第二比较PMOS晶体管42与第二限流PMOS晶体管311相连也形成了电流镜结构，从而将限流后的读电流IREAD和限流后的基准电流IREF镜像到比较电路40中。第一比较PMOS晶体管41的漏极D是第一级输出。如果基准电压VINP比读电压VINN高，则第一级输出D为高电平，反之为低电平。由于基准电压VINP对应N个基准电流IREF限流支路31，且读电压VINN对应一路读取通道，因此，第二比较PMOS晶体管42的尺寸为第一比较PMOS晶体管41的尺寸的N倍。
在本实施例中，缓冲器45起到比较和缓冲作用。在实际使用时，可以将比较器的翻转电平设置为VDD/2，当读电压VINN和基准电压VINP差值非常小的时候，比较器起到比较的作用，第一级输出D与VDD/2进行比较。在第一级输出D大于VDD/2时，缓冲器45的输出翻转。根据缓冲器45的输出确定需要读数据位上的相变电阻此时处于晶态还是非晶态，以读出该需要读数据位上的相变存储单元50所存储的数据是“0”还是“1”。由于读电压VINN 和基准电压VINP分别来自读电流限流电路20和基准电流限流电路30，且两个电路都加入了限流功能，因此电源电压VDD与基准电压VINN以及读电压VINP之间的压差控制在一定范围内，从而使得比较电路40内的电流也限制在一定范围内。.
本发明第二实施例涉及一种基于二极管选通的相变存储器读出方法，采用本发明第一实施例所涉及的基于二极管选通的相变存储器读出电路，具体流程如图7所示，至少包括如下步骤：
步骤S1，预置基准电流限流电路30，以适应相变存储器制备工艺中的偏差；其中，预置基准电流限流电路30的方法为：
首先，在相变存储器芯片的各个角落和中心位置设置N个限流二极管314，与N个限流二极管314一一连接的N个第二限流NMOS晶限流电阻313，与N个第二限流NMOS晶限流电阻313一一连接的N个第二限流NMOS晶体管312，以及与N个第二限流NMOS晶体管312一一连接的N个第二限流PMOS晶体管311，从而形成N路基准电流IREF限流支路31；其中，每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313均采用可调电阻或者状态既定的相变电阻。
接着，将N路基准电流IREF限流支路31并联连接。
最后，调整每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313的阻值；在每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313均采用可调电阻时，统计分布在每路基准电流IREF限流支路31中的限流二极管314周围的多个相变存储单元中相变电阻的阻值，并根据每路基准电流IREF限流支路31中的限流二极管314对应的多个阻值的平均值，来调整每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313的阻值；在每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313均采用状态既定的相变电阻时，根据相变存储器中晶态和非晶态相变电阻的参考阻值，来调整每路基准电流IREF限流支路31中的第二限流NMOS晶限流电阻313的阻值。
步骤S2，由偏置电路10提供恒定电流IBASE，以产生偏置电压VBASE。
步骤S3，由读电流限流电路20根据偏置电压VBASE对流过需要读数据位上的相变存储单元50的读电流IREAD进行限流。
步骤S4，由基准电流限流电路30提供基准电流IREF，并根据偏置电压VBASE对基准电流IREF进行限流。
步骤S5，由比较电路40将限流后的读电流IREAD和限流后的基准电流IREF进行比较，并根据比较结果读取需要读数据位上的相变存储单元50所存储的数据。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些 步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
由于本实施例可与第一实施例所涉及的基于二极管选通的相变存储器读出电路互相配合实施，第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。
综上所述，本发明的基于二极管选通的相变存储器读出电路，能够适应相变存储器制备工艺中的偏差，减小了同一块相变存储器芯片内阵列中BIT与BIT间的差异、不同相变存储器芯片间的差异以及不同批次相变存储器芯片间的差异，使相变存储器具有良好的产品一致性，同时减小了数据读取难度和读错概率。
本发明的基于二极管选通的相变存储器读出方法，采用本发明上述的基于二极管选通的相变存储器读出电路，适应性大大增加，不仅使相变存储器具有良好的产品一致性，而且减小了数据读取难度和读错概率。另外，本发明的基于二极管选通的相变存储器读出方法，通过限流的方法限制了流过相变存储单元的读电流，进一步减小了数据读错概率。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。