一种实时检查原理图逻辑的方法.pdf

本发明公开一种集成电路原理图实时检查方法。不同于传统的检查方法，在原理图中做完编辑操作后，不需要额外启动检查命令，程序会自动调用原理图检查功能。同时程序会自动判断当前操作有可能会影响到哪些数据，进而对该部分数据进行实时的逻辑检查。如果自动检查查出问题，会根据用户对错误严重程度的配置，用不同颜色的矩形标记出错误的位置，以便于用户定位该问题。启动连线的命令，进行连线，用户误操作造成没有连接上，立刻实时显示连接线的端点和MOS管端点有悬空错误，用黑色的矩形框标出。

权利要求书
1.  一种集成电路原理图实时检查方法，其特征在于，在原理图中做任何编辑操作后，都会对本次操作数据，进行实时的逻辑检查，如果有需要，则标出错误之处。

2.  根据权利要求1所述的原理图实时检查方法，其特征在于：不同于传统的检查方法，在做完任何一个原理图编辑操作后，不需要额外启动检查命令，程序会自动调用原理图检查功能。

3.  根据权利要求1所述的原理图实时检查方法，其特征在于：程序自动调用的原理图实时检查，可以进行全图的检查，也可以自动判断并调整当前操作有可能会影响到的数据范围，后者效率更高。

4.  根据权利要求1所述的原理图实时检查方法，其特征在于：自动调用的原理图实时检查，可以自动判断并调整当前操作有可能会影响到的数据：第一，把没有被编辑到，但是可能受到本次编辑影响的数据加入到检查的集合；第二，把已经编辑到，但是能确定对检查没有影响的和逻辑上有重复的数据排除在检查集合之外；最终，把调整后的数据集合作为实时检查的对象，以提高效率。

5.  根据权利要求1所述的原理图实时检查方法，其特征在于：自动检查出问题后，会根据错误的严重程度，用不同颜色的矩形标记在原理图中，以便于用户定位该问题。

6.  根据权利要求1所述的原理图实时检查方法，其特征在于：自动检查出的错误的严重程度，用户可以自行配置。

说明书一种实时检查原理图逻辑的方法
技术领域
实时检查原理图，是EDA工具在进行集成电路原理图（IC Schematic）设计的过程中，实时反映编辑操作的效果和正确性的功能。本发明属于EDA工具中原理图设计领域。
背景技术
绘制原理图是集成电路设计的重要环节。原理图主要描述电路的逻辑功能，在设计的过程中，不可能一蹴而就，会有很多逻辑上的错误，通过不断修正，循序渐进的完成整个原理图。
原理图设计师在绘制原理图时，每间隔几个编辑操作会调用一次检查命令（Check命令），用来检查最近几次的操作是否有错误。因为在错误的基础上继续绘制，只能带来大面积的返工，所以会频繁的调用检查命令。通过对原理图设计师的观察，因为频繁调用检查命令，会影响效率降低。就如同在计算机上写一篇专利，如果通知随时都有可能断电，那么每写几个词就要保存一下，在工作效率上毫无疑问是受影响的。
综上所述，能够自动的调用检查命令就变得非常有必要。在每次编辑操作完成后，程序需要自动化的调用一次检查命令，但是，大部分的编辑操作只编辑原理图中的很小一个部分，而每次编辑操作后都对全图进行检查并不明智。所以我们需要缩小检查的范围，只对本次操作可能带来的数据变化部分做一次检查即可。
传统的检查，当遇到有错误时，会弹出消息窗口，而关闭窗口，也是影响效率的又一关键因素。更何况实时检查要是在每次操作后都运行的，弹出的频率会更频繁。所以如果还弹出窗口的话，会很影响效率。因此我们采用生成标记（Marker）的方法，当产生错误的时候，就在原理图生成一个小标记，提示用户此处有个错误。如果某次操作使错误消失，也自动删除这个标记。
在原理图设计过程中，有了实时检查的功能后，大大提高了设计者的工作效率。也能更及时的反映出错误的发生，从而更进一步避免返工，提高效率。
发明内容
本发明公开一种集成电路原理图实时检查方法。不同于传统的检查方法，在原理图中做完编辑操作后，不需要额外启动检查命令，程序会自动调用原理图检查功能。同时程序会自动判断当前操作有可能会影响到哪些数据，进而对该部分数据进行实时的逻辑检查。如果自动检查查出问题，会根据用户对错误严重程度的配置，用不同颜色的矩形标记出错误的位置，以便于用户定位该问题法。
?   自动判断检查范围的设计思路：设计一个数据观察者，能观察到原理图数据的变化，例如，哪些图形被创建，修改，删除。观察者能把这些变化的数据记录下来。作为检查范围的基础。
?   自动调用检查功能的设计思路：在每个编辑命令执行的过程前加入预处理，在执行后加入后处理。预处理主要负责生成数据观察者。而后处理中把数据观察者收集到的数据做优化：即去掉无效的，加入有可能受影响的，交给检查模块做逻辑检查。
?   标记出错误Marker的设计思路：检查出数据错误后，会伴随错误的图形生成一个标记。如果没有错误，要把上次可能已经生成的错误标记去掉，表明错误已经伴随本次编辑消失。
?   配置错误严重程度的设计思路：不同客户对于多种错误的关注度不一样，所以需要能够配置。例如，有些客户对于原理图器件重叠并不关心，但是我们每次在重叠时都生成Marker，这样会造成观察不变，客户可以通过配置，忽略这类实时检查。
附图说明
图1    创建MOS管并生成Marker提示悬空
图2    连接VDD和GND后，相应端口Marker消失
图3    连接不成功时，在线端生成的Marker
图4    完成MOS管连线并创建PIN ，观察Marker变化
图5    全部完成连线，Marker消失
图6    可配置实时检查的条目
具体实施步骤：
实施检查需要结合每个编辑命令共同工作，现结合一个操作流程（画一个反相器）做演示说明，步骤如下：
1）创建两个MOS管，我们看到，MOS管有四个端口，目前这四个端口都没有连线，是悬空的。我们看到悬空的端口都生成了Marker（图中黑色方框包裹在连接点周围），提示还没有任何连接。可以通过调用Find Marker命令查看具体错误消息。如图1。
2）在NMOS管的D端口创建一个VDD，实时检查发现D端口已经不在悬空，Marker消失。在PMOS的S端口接GND，同样Marker消失。如图2。
3）尝试连接NMOS和PMOS，这里故意做一个失误：没有连接上。可以看到在需要连接的两个端口上的Marker没有消失，而且在连接线上出现一个Marker，提示连接线还悬空。如图3。注意这中间没有调用任何检查命令，都是在编辑原理图的过程中自动化检查的。
4）把MOS管连线完成，所有MOS管上的提示悬空的Marker都会消失。创建两个Pin，又生成了Marker提示Pin没有连接。如图4。注意生成的Marker随图形变化而变化。
5）连接好所有线，发现所有提示错误的Marker都自动消失了。如图5。
6）调用Check Rule命令我们可以看到，在表单中列出了多项实时检查条目的配置控件，可以忽略错误或者设置不同错误等级。如图6。
结合一个实际的创建反相器的例子，我们看到了实时检查原理图的工作过程。在绘制过程中，没有调用任何额外的检查命令，完全自动化的实时的做逻辑检查，提高了效率。另一方面，在绘图过程中，实时的Marker变化提醒绘图者产生的错误以及错误的修正，帮助绘图者非常便捷的得到每步操作的反馈。