N型JFET器件的等效电路及仿真方法.pdf

本发明公开了一种N型JFET器件的等效电路及仿真方法，JFET常被应用于模拟电路与开关电路，其参数尺寸常根据实际需要而有各种变化，传统的各类仿真软件只能提供基本的SPICE模型，其应用受到各种限制，本发明提出一种尺寸可变的N型JFET的等效电路，能方便地模拟出各种尺寸规格的JFET器件，提高模型的仿真精度，缩短设计周期。

权利要求书
1.  一种N型JFET器件的等效电路，其特征在于：包含：第一、第二电阻，第一、第二、第三、第四电容以及第一、第二电压控制电流源，其连接关系为：
第一电阻的第一端、第一电容的第一端、第二电容的第一端以及两个电压控制电流源的正端连接在一起；
第二电阻的第一端、第三电容的第一端、第四电容的第一端以及两个电压控制电流源的负端连接在一起；
第一电容的第二端与第三电容的第二端连接在一起，作为所述N型JFET器件的栅极；
第二电容的第二端与第四电容的第二端连接在一起，作为所述N型JFET器件的背栅；
第一电阻的第二端作为所述N型JFET器件的源极，第二电阻的第二端作为所述N型JFET器件的漏极。

2.  如权利要求1所述的N型JFET器件的等效电路，其特征在于：所述第一电阻用于模拟N型JFET器件的源端寄生电阻，所述第二电阻用于模拟N型JFET器件的漏端寄生电阻，第一、第二、第三、第四电容用于模拟寄生电容；第一电压控制电流源用于模拟N阱和P阱之间随外加电压的变化而变化的N阱横向电流，第二电压控制电流源用于模拟N阱和P衬底之间随外加电压的变化而变化的N阱横向电流。

3.  如权利要求2所述的N型JFET器件的等效电路，其特征在于：所述第一和第四电容是组合用于模拟N阱与P阱之间的寄生电容，且第一和第四电容各为N阱与P阱之间寄生电容的0.5倍；所述第二和第三电容是组合用于模拟N阱与P型衬底之间的寄生电容，且第二和第三电容各为N阱与P衬底之间寄生电容的0.5倍。

4.  一种N型JFET器件的仿真方法，其特征在于：包含如下两个步骤：
步骤一，构建N型JFET器件的等效电路；
步骤二，利用构建的等效电路进行仿真。

5.  如权利要求4所述的N型JFET器件的仿真方法，其特征在于：所述步骤一中，N型JFET器件的等效电路包含：
第一、第二电阻，第一、第二、第三、第四电容以及第一、第二电压控制电流源，其连接关系为：
第一电阻的第一端、第一电容的第一端、第二电容的第一端以及两个电压控制电流源的正端连接在一起；
第二电阻的第一端、第三电容的第一端、第四电容的第一端以及两个电压控制电流源的负端连接在一起；
第一电容的第二端与第三电容的第二端连接在一起，作为所述N型JFET器件的栅极；
第二电容的第二端与第四电容的第二端连接在一起，作为所述N型JFET器件的背栅；
第一电阻的第二端作为所述N型JFET器件的源极，第二电阻的第二端作为所述N型JFET器件的漏极。

6.  如权利要求5所述的N型JFET器件的仿真方法，其特征在于：所述第一电阻用于模拟N型JFET器件的源端寄生电阻，所述第二电阻用于模拟N型JFET器件的漏端寄生电阻；所述第一电容和第四电容是组合用于模拟N阱与P阱之间的寄生电容，且第一和第四电容各为N阱与P阱之间寄生电容的0.5倍；所述第二和第三电容是组合用于模拟N阱与P型衬底之间的寄生电容，且第二和第三电容各为N阱与P衬底之间寄生电容的0.5倍。

7.  如权利要求4或5所述的N型JFET器件的仿真方法，其特征在于：仿真时，所述N型JFET器件总沟道电流Ir采用如下公式描述：
Ir=Vb-VaRs01Leffxj1(xj0-αA1ψA+V‾)·(Wo-αA1ψB+V‾)+]]>
Vb-VaRs02Leffxj2(xj0-αA2ψA+V‾)·(Wo-αA2ψB+V‾)]]>
其中：V‾=12(Va+Vb)]]>
Leff＝Lm+ΔL
Wo＝Wm+ΔW
以上公式基于N阱电阻在外置电压偏置情况下耗尽夹断点为0的坐标系建立，Va、 Vb分别是漏端和源端的电压值，xj0为电压零偏时的结深，xj1为P阱对N阱电压零偏时结深，xj2为P衬底对N阱电压零偏置时结深，ψA为PN结的内建势，ψA＝ψB，Wm为版图上JFET器件的宽度，ΔW为宽度修正因子，Lm为版图上P阱长度，ΔL为沟道长度修正因子，Rs01、Rs02、αA1、αA2是模型中的模型修正系数。

说明书N型JFET器件的等效电路及仿真方法
技术领域
本发明涉及半导体器件的设计仿真，特别是指一种N型JFET器件的等效电路，本发明还涉及所述N型JFET器件的仿真方法。
背景技术
JFET(Junction Field Effect Transistor：结型场效应管)是场效应器件中一种常见的器件类型，其剖面结构如图1所示，是在P型衬底上注入形成N阱，在N阱中再注入形成P阱形成的器件，P阱与P型衬底分别是JFET的栅极及背栅，P阱外围相对两端的N阱引出形成JFET的源漏端。N阱和P型衬底以及N阱和P阱形成PN结。其中最常见的是通过工艺注入得到的NP扩散结，通过外加电压的导致PN结耗尽形成电流夹断，由于这类器件具有独特的开关特性，它经常被应用于模拟电路的开关电路、电源电路中。
目前在进行这类器件设计仿真时，各类仿真软件也会提供业界的JFET器件的SPICE模型，但是与常规的MOS器件业界SPICE模型不同，目前的JFET的模型太过于理想化，导致它的应用受到一些限制，例如仿真器中提供的模型只能描述单一一种尺寸的JFET电流，如果版图中JFET的尺寸发生变化，模型就无法应对，无法适应设计出不同尺寸不同电性参数的JFET器件的需要，缺乏灵活性。
发明内容
本发明所要解决的技术问题是提供一种N型JFET器件的等效电路，本发明还要解决的技术问题在于提供所述N型JFET器件的仿真方法。
为解决上述问题，本发明所述的N型JFET器件的等效电路，包含：第一、第二电阻，第一、第二、第三、第四电容以及第一、第二电压控制电流源，其连接关系为：
第一电阻的第一端、第一电容的第一端、第二电容的第一端以及两个电压控制电流源的正端连接在一起；
第二电阻的第一端、第三电容的第一端、第四电容的第一端以及两个电压控制电流源的负端连接在一起；
第一电容的第二端与第三电容的第二端连接在一起，作为所述N型JFET器件的栅极；
第二电容的第二端与第四电容的第二端连接在一起，作为所述N型JFET器件的背栅；
第一电阻的第二端作为所述N型JFET器件的源极，第二电阻的第二端作为所述N型JFET器件的漏极。
进一步地，所述第一电阻用于模拟N型JFET器件的源端寄生电阻，所述第二电阻用于模拟N型JFET器件的漏端寄生电阻，第一、第二、第三、第四电容用于模拟寄生电容；第一电压控制电流源用于模拟N阱和P阱之间随外加电压的变化而变化的N阱横向电流，第二电压控制电流源用于模拟N阱和P衬底之间随外加电压的变化而变化的N阱横向电流。
进一步地，所述第一和第四电容是组合用于模拟N阱与P阱之间的寄生电容，且第一和第四电容各为N阱与P阱之间寄生电容的0.5倍；所述第二和第三电容是组合用于模拟N阱与P型衬底之间的寄生电容，且第二和第三电容各为N阱与P衬底之间寄生电容的0.5倍。
为解决上述问题，本发明提供的一种N型JFET器件的仿真方法，包含如下两个步骤：
步骤一，构建N型JFET器件的等效电路；
步骤二，利用构建的等效电路进行仿真。
进一步地，所述步骤一中，N型JFET器件的等效电路包含：
第一、第二电阻，第一、第二、第三、第四电容以及第一、第二电压控制电流源，其连接关系为：
第一电阻的第一端、第一电容的第一端、第二电容的第一端以及两个电压控制电流源的正端连接在一起；
第二电阻的第一端、第三电容的第一端、第四电容的第一端以及两个电压控制电流源的负端连接在一起；
第一电容的第二端与第三电容的第二端连接在一起，作为所述N型JFET器件的栅极；
第二电容的第二端与第四电容的第二端连接在一起，作为所述N型JFET器件的背栅；
第一电阻的第二端作为所述N型JFET器件的源极，第二电阻的第二端作为所述N型JFET器件的漏极。
进一步地，所述第一和第四电容是组合用于模拟N阱与P阱之间的寄生电容，且第一和第四电容各为N阱与P阱之间寄生电容的0.5倍；所述第二和第三电容是组合用于模拟N阱与P型衬底之间的寄生电容，且第二和第三电容各为N阱与P衬底之间寄生电容的0.5倍。
进一步地，仿真时，所述N型JFET器件总沟道电流Ir采用如下公式描述：
Ir=Vb-VaRs01Leffxj1(xj0-αA1ψA+V‾)·(Wo-αA1ψB+V‾)+]]>
Vb-VaRs02Leffxj2(xj0-αA2ψA+V‾)·(Wo-αA2ψB+V‾)]]>
其中：V‾=12(Va+Vb)]]>
Leff＝Lm+ΔL
Wo＝Wm+ΔW
以上公式基于N阱电阻在外置电压偏置情况下耗尽夹断点为0的坐标系建立，Va、Vb分别是漏端和源端的电压值，xj0为电压零偏时的结深，xj1为P阱对N阱电压零偏时结深，xj2为P衬底对N阱电压零偏置时结深，ψA为PN结的内建势，ψA＝ψB，Wm为版图上JFET器件的宽度，ΔW为宽度修正因子，Lm为版图上P阱长度，ΔL为沟道长度修正因子，Rs01、Rs02、αA1、αA2是模型中的模型修正系数。
本发明所述的N型JFET等效电路及仿真方法，通过增加用于描述JFET电性特征的电阻、电容及电压控制电流源来构建N型JFET的等效电路，利用修正参数建立了JFET的电流与尺寸及电压之间的对应关系式，精确地描述不同尺寸的N型JFET的电性特征参数，提高了仿真的精度和灵活性，缩短产品设计周期，节约成本。
附图说明
图1是N型JFET的剖面结构图；
图2是本发明JFET的等效电路图；
图3是本发明JFET的仿真步骤流程图。
附图标记说明
C1、C2、C3、C4是电容，Rs是源端寄生电阻(第一电阻)，Rd是漏端寄生电阻(第二电阻)，CS1是第一电压控制电流源，CS2是第二电压控制电流源。
具体实施方式
本发明所述的N型JFET器件的等效电路，包含：第一电阻Rs、第二电阻Rd，第一、第二、第三、第四电容C1～C4以及第一、第二电压控制电流源CS1、CS2，其连接关系为：
第一电阻Rs的第一端、第一电容C1的第一端、第二电容C2的第一端以及两个电压控制电流源CS1、CS2的正端连接在一起；第二电阻Rd的第一端、第三电容C3的第一端、第四电容C4的第一端以及两个电压控制电流源CS1、CS2的负端连接在一起；第一电容C1的第二端与第三电容C3的第二端连接在一起，作为所述N型JFET器件的栅极；第二电容C2的第二端与第四电容C4的第二端连接在一起，作为所述N型JFET器件的背栅。
第一电阻Rs的第二端作为所述N型JFET器件的源极，第二电阻Rd的第二端作为所述N型JFET器件的漏极。
以上即构建出了本发明所述的的N型JFET器件的等效电路，其中，第一电阻Rs用于模拟N型JFET器件的源端寄生电阻，第二电阻Rd用于模拟N型JFET器件的漏端寄生电阻，第一、第二、第三、第四电容C1～C4用于模拟寄生电容，其中，为了更精确地描述寄生电容，将N阱与P阱之间的寄生电容用第一电容C1和第四电容C4的组合来模拟，并设定第一电容C1与第四电容C4各占N阱与P阱总寄生电容的一半。N阱与P型衬底之间的寄生电容是用第二电容C2和第三电容C3的组合来模拟，并设定第二电容C2和第三电容C3各占N阱与P型衬底之间总寄生电容的一半。电压控制电流源CS1、CS2用于反映沟道随外加电压的变化而产生的电流的变化。第一电压控制电流源CS1用于模拟N阱和P阱之间随外加电压的变化而变化的N阱横向电流，第二电压控制电流源产生用于模拟N阱和P衬底之间随外加电压的变化而变化的N阱横向电流。在上述等效 电路的基础上进行仿真，结合图1所示的N型JFET的剖面结构，将N阱看作一个电阻，电阻的两端为N型JFET的源漏端，P阱作为JFET的栅极，P衬底作为JFET的背栅。
假设N阱电阻在外置电压偏置情况下以耗尽夹断点为0坐标系，根据N阱对P阱和N阱对P衬底的耗尽层，分别建立了随外加电压的变化而变化的电流公式Ir1、Ir2以及流过JFET的总电流Ir，并且添加了源漏两端寄生电阻Rs和Rd。
首先需要说明的是，本发明所建立的JFET方案是基于以下几点假设：
a.JFET中的P阱和N阱电阻中的电荷分布是均匀的。
b.N阱中的杂质分布和电阻率是均匀分布的。
c.本模型只考虑沟道区域受耗尽的变化，源漏两级的耗尽以及寄生电阻予以忽略。
d.本模型值考虑长沟道JFET的情况，短沟道电子饱和迁移率等效应不考虑。
e.PN结内建势在结的边缘为固定常数不变。
f.本模型只适用于栅极与背栅电压接0V。
g.本模型中假设了耗尽宽度修正因子α′。
h.模型中对结深定义有几类，结合图1所示：
1.xj0为电压零偏时的结深，P阱对N阱电压零偏时结深为xj1，P衬底对N阱电压零偏置时结深为xj2。
2.假设当JFET临界夹断时，P阱对N阱的耗尽层与P衬底对N阱的耗尽层相交，在纵轴方向，相交点定义为坐标0点，夹断之前P阱对N阱的结深定义为xc1(0＜xc1＜xj1)，P衬底对N阱的结深为xc2(0＜xc2＜xj2)。
3.xc0为电压零偏时可使电流有效导通部分的有效结深。从坐标0点向上，P阱对N阱电压零偏时可使电流有效导通部分的有效结深为xc01，P衬底对N阱电压零偏时可使电流有效导通部分的有效结深为xc02。
4.xc为源漏外加电压偏置时PN结产生耗尽引起变化的结深。
5.JFET沟道长度方向长度定义为y，0＜y＜L。
6.JFET宽度方向为W。
从图1中所示，当栅极电压为0，源漏两端分别加电压时，N阱同P型衬底以及P 阱之间的PN结会产生耗尽，假定耗尽层是突变结近似，随着源漏电压偏置，那沿着沟道方向中的某一处，N阱同P型衬底和N阱同P阱的结深根据简略的耗尽层计算公式，应该有如下：
xc1=xj1-αA1′ΨA1+V(y)]]>    公式(1)
α′A1为耗尽层修正因子，ΨA为PN结的内建势，V(y)为沿沟道方向该处的电压。则流过该点的电流公式根据电流密度公式J＝qμN，dI＝J*dV，dV为该处的电流流过的无限小空间体积，流过整个沟道长度内的电流可写为：
Ir1=WeffdVdy∫x=0x=xc1qμ(x)n(x)dx]]>    公式(2)
先单独考虑N阱对P衬底的电流随耗尽的关系：
μ(x)是在结深x处的沿沟道方向的迁移率，n(x)是x方向上杂质浓度，对有效导体区域，n(x)是固定常数为Nb，电流随着x方向上的积分可视为为0到xc0减去xc0处耗尽掉的高度，电流公式改为：
Ir1=WeffdVdy(∫x=0x=xc0qμNbdx-∫x=xc1x=xc0qμNbdx)]]>    公式(3)
公式(3)中：
可以视为零偏电压下N阱的电阻率，定义为常数1/Rs0，假设迁移率在耗尽区的变化可忽略，通过积分计算电流公式改为：
Ir1=WeffdVdy(1Rs01-qμNb(xc01-xc1))]]>    公式(4)
将公式(1)代入公式(4)，并参考公式(1)，xc0-xj为外置零偏电压条件下可求出α′A，得到：
Ir1=WeffRs01dVdy(1-αA1xj1(ψA1+V(y)-ψA1))]]>    公式(5)
其中αA1＝α′A1qμNbxj1Rs01
其次考虑JFET宽度方向的有效沟道宽度，随着外加电压的偏置，在宽度方向的边墙PN结耗尽也需要考虑，根据公式(1)中的耗尽层计算，宽度方向的沟道宽度计算修正式为版图宽度加上宽度修正因子减去边墙PN结耗尽因子，即：
Weff=Wm+ΔW-αPψP+V(y)]]>    公式(6)
Wm是版图上JFET的宽度，ψP为PN结在周长边界的内建势，αP是周长边界的耗尽修正因子。
将公式(6)代入公式(5)，并对dy和dV进行积分，得到以下公式：
Ir1Rs01xj1Leff=Woxj01(Vb-Va)-23WoαA1·((ψA1+Vb)3/2-(ψA1+Vb1)3/2)]]>
-23xj01αP1((ψP1+Vb)3/2-(ψP1+Va)3/2)+12αA1αP1(Vb-Va)(Va+Vb+ψA1+ψP1)]]>
                                                    公式(7)
Va和Vb分别是漏端和源端的电压值，Wo＝Wm+ΔW，Leff＝Lm+ΔL，Lm为版图上P阱长度，ΔL为沟道长度修正因子。
该公式较为繁琐，为了方便，假设PN结在底面和周长的内建势ΨA＝ΨB，将算式中的(ψ+v)3/2项通过泰勒级数展开：
(ψA1+V)3/2=(ψA1+V‾)3/2+32(ψA1+V‾)1/2(V-V‾)+38(ψA1+V‾)-1/2(V+V‾)2]]>
-348(ψA1+V‾)-3/2(V+V‾)3+...]]>
其中代入展开式前3级，电流最终公式简化成：
Ir1=Vb-VaRs01Leffxj1(xj0-αA1ψA+V‾)·(Wo-αA1ψB+V‾)]]>   公式(8)
JFET沟道电流可以看作沿x＝0的平行线上下两部分导体电流的叠加，因此Ir＝Ir1+Ir2。
Ir2同理按照以上公式推算，可得：
Ir2=Vb-VaRs02Leffxj2(xj0-αA2ψA+V‾)·(Wo-αA2ψB+V‾)]]>
Ir总电流公式为：
Ir=Vb-VaRs01Leffxj1(xj0-αA1ψA+V‾)·(Wo-αA1ψB+V‾)+]]>      公式(9)
Vb-VaRs02Leffxj2(xj0-αA2ψA+V‾)·(Wo-αA2ψB+V‾)]]>
公式(9)为JFET电流的最终计算公式，其中Rs01、Rs02、αA1、αA2在模型中都可最为模型修正系数。
JFET电流公式建立后再考虑源漏两端的寄生电阻和电容的变化。源漏两端寄生电阻公式可定义为：
Rd＝Rdsh/Weff；
Rs＝Rdss/Weff；
Cjd＝cjd*(Weff*L)；
Cjs＝cjs0*(Weff*L)
通过上述公式，灵活设定N型JFET的沟道宽、长及电压等指标数据，即可精确计算出不同尺寸N型JFET的沟道电流及寄生电阻等重要电性参数，能够适应多种应用环境下的需要。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。