VCO电路，PLL电路，和数据记录装置 【技术领域】
本发明涉及一种使用数字VCO的VCO电路、一种使用VCO的PLL电路、一种使用PLL电路的数据记录装置。
背景技术
传统的数据记录装置对记录介质诸如光盘，例如CD-R和DVD-R/RW进行数据的记录和重放处理。该传统的数据记录装置在所述的记录和重放处理中需要来自于记录介质的旋转同步信号，并且基于该旋转同步信号而提取同步时钟信号以便将该同步时钟信号作用记录时钟信号。
通常，PLL(锁相环)电路用于提取所述的周期时钟信号。而且，除了重放和提取同步时钟信号之外，该PLL电路能够用于多种目的。PLL电路包括VCO(压控振荡器)。该VCO将输入信号的电平转换为一振荡频率，也就是输出一具有相应于所述输入信号电平的频率的振荡信号。该PLL电路通过控制VCO输出的信号的相位来输出所述同步时钟信号和所述输入信号。
模拟VCO具有输入-输出特性中大的依赖于制作工艺的偏移和强烈的温度依赖性。所以，通常通过使用PLL环路来稳定模拟VCO的输出。为此原因，当PLL电路特性对使用PLL电路的数据记录装置的性能产生影响时，当宽带振荡信号是必需的时候，或者当在LSI中抑止了PLL电路的特性偏移时，使用一种数字VCO。数字VCO具有很多优点，诸如宽范围中输入/输出信号地线性、很小的输入-输出特性偏移、以及容易制作LSI。
在数字VCO中，假设数字VCO的输出振荡信号的频率是F并且参考时钟信号的频率是Fref。在该情况中，频率输入信号是在PLL电路情况下(包含信号被过滤器过滤的情况)由多比特表示的相位差数据并且作为数字数据提供给数字VCO。数字VCO的输出是一种脉冲信号或时钟信号，该信号具有相应于频率控制信号的振荡频率。
数字VCO的输出周期分辨率或输出频率分辨率是根据用于驱动数字VCO的参考时钟信号的频率Fref来确定的。例如，当所产生的振荡信号的频率F与Fref/N(N是自然数)一致时，数字VCO能够在期望的频率上恰当地振动。然而，当数字VCO应该在Fref/N和Fref/(N+1)之间期望的频率上振动时，对于数字VCO来说，其不能够在期望的频率上恰当地振动。在该情况下，必需以预定的速率输出具有周期为N/Fref的时钟信号和具有周期为N+1/Fref的时钟信号。通过以预定速率输出具有不同周期的这些时钟信号，就能够输出具有期望频率的时钟信号。
然而，相位移动或相位误差存在于每一时钟定时处期望的时钟信号和实际输出的时钟信号之间。这样会产生寄生频带(spurious band)。该寄生频带导致抖动。所以，尽可能的抑止寄生频带的产生，也就是说，输出具有期望的输出定时的时钟信号。为此目的，改善PLL电路中VCO的相位分辨率是必需的。
在传统的数字PLL电路中，为改善分辨率而必须使得参考时钟信号的频率很高。然而，数字VCO的加法器的工作频率存在限制。当参考时钟信号的频率设置高时，参考时钟信号很容易受到噪声的影响并且参考时钟信号的波形变形而不能保持脉冲波形。结果，逻辑电路的操作不稳定。并且，由于所述加法器在与参考时钟信号同步的定时处输出计算结果，所以始终不会改善相位精度。
并且，在响应使用VCO的PLL电路所产生的记录时钟信号以执行数据记录处理的数据记录装置中，高速操作下是不能够充分地减轻时钟抖动的。结果，很难达到高的记录质量。
日本公开专利申请(JP-P2003-209468A)公开了一种VCO电路、PLL电路和数据记录装置。在该常规的实例中，在与输出振荡信号相同的定时处输出其分辨率优于输出时钟信号的周期的相位误差数据。基于相位误差数据，在数字VCO的输出振荡信号的边沿定时处执行相位调制，以致于将寄生频带移位到一个远离输出振荡信号的频带的频带。此后，使用带通滤波器(BPF)截除被移位的寄生频带。所以，输出几乎不抖动的时钟信号。
然而，上述常规的实例不能减小寄生频带上信号强度的绝对值。也就是说，不会抑止寄生频带自身的产生。所以，担心由于远离参考时钟信号的基频的频带内的寄生频带而产生抖动。
这样，常规的技术中，与VCO对参考时钟信号周期的控制相比，VCO不能更好地控制时钟信号的输出定时。同时，不能减少相位误差自身的产生或寄生频带的产生。
【发明内容】
本发明的一个目的是提供一种使用数字VCO的VCO电路，一种使用VCO电路的PLL电路，以及数据记录装置，其中能够控制时钟信号的输出定时，以优于参考时钟信号的周期。
在本发明的一个方面中，PLL电路包括：相位比较部分，低通滤波器，数字VCO电路，以及分频器。相位比较部分比较输入时钟信号的相位和分频信号的相位以便检测相位差。低通滤波器平均所述相位比较部分输出的相位差以输出平均结果来作为频率控制输入。数字VCO电路与参考时钟信号同步操作，并且基于所述频率控制输入而产生同步时钟信号，同时以预定分辨率值为单位控制所述同步时钟信号的相位。所述预定分辨率值是所述参考时钟信号的周期的1/k(k是大于1的自然数)。分频器，用于分频所述同步时钟信号以产生分频时钟信号。
所述数字VCO电路包括：VCO和延迟线。该VCO与参考时钟信号同步操作，并且基于所述频率控制输入和所述的参考时钟信号而产生实际的VCO输出时钟信号和延迟量数据。所述延迟量数据表示以所述预定分辨率值为单位的所述实际的VCO输出时钟信号与期望的VCO输出时钟信号之间相位差。延迟线，基于所述延迟量数据来延迟所述VCO输出时钟信号以输出所述同步时钟信号。
并且所述数字VCO电路可以包括：VCO，多相位信号产生电路以及平均相位输出电路。该VCO与参考时钟信号同步操作，并且基于所述频率控制输入和所述的参考时钟信号而产生实际的VCO输出时钟信号和延迟量数据。所述延迟量数据表示以所述预定分辨率值为单位的所述实际的VCO输出时钟信号与期望的VCO输出时钟信号之间相位差。多相位信号产生电路产生多个指示所述延迟量数据的内部相位差信号以响应所述VCO输出时钟信号。平均相位输出电路平均由所述多个内部相位差信号所指示的相位以输出所述同步时钟信号。
在该情况中，所述多个内部相位差信号的数量等于指示所述延迟量数据分辨率的二进制数据的位数，或者所述多个内部相位差信号的数量等于所述延迟量数据的分辨率。
并且所述平均相位输出电路可以包括：多个相位比较器，多个电荷泵，加法器，环路滤波器和VCO。每一相位比较器对所述同步时钟信号的相位与由所述多个内部相位差信号的相应一个内部相位差信号所指示的相位进行比较。每一电荷泵基于所述多个相位比较器的相应一个相位比较器的比较结果而输出具有预定幅度的幅度信号。加法器用于当放大所述多个幅度信号的幅度以达到分配给所述多个相位比较器的等级时，对所述多个电荷泵输出的多个幅度信号进行相加，以产生一个相加结果信号。环路滤波器，仅通过所述相加结果信号的DC分量。VCO输出相应于DC分量的所述同步时钟信号。
并且所述平均相位输出电路可以包括：多个相位比较器，多个电荷泵，加法器，环路滤波器和VCO。每一相位比较器对所述同步时钟信号的相位与由所述多个内部相位差信号的相应一个内部相位差信号所指示的相位进行比较。每一电荷泵基于所述多个相位比较器的相应一个相位比较器的比较结果而输出具有预定幅度的幅度信号。加法器对所述多个电荷泵输出的所述多个幅度信号进行相加，以产生一个相加结果信号。环路滤波器，仅通过所述相加结果信号的DC分量。VCO输出相应于DC分量的所述同步时钟信号。
并且，所述平均相位输出电路可以包括：多个相位比较器，多个电荷泵，加法器，环路滤波器和VCO。每一相位比较器对所述同步时钟信号的相位与由所述多个内部相位差信号的相应一个内部相位差信号所指示的相位进行比较。每一电荷泵输出具有与所述多个相位比较器的相应一个相位比较器的比较结果相对应的幅度的幅度信号。加法器对所述多个电荷泵输出的所述多个幅度信号进行相加，以产生一个相加结果信号。环路滤波器，仅通过所述相加结果信号的DC分量。VCO输出相应于DC分量的所述同步时钟信号。
并且，所述数字VCO电路可以包括VCO，相位调制部分，延迟线和频带限制部分。该VCO与参考时钟信号同步操作，并且基于所述频率控制输入和所述参考时钟信号而产生一实际第一输出时钟信号和第一延迟量数据。所述第一延迟量数据表示以预定分辨率值为单位的所述实际第一输出时钟信号与期望的第一输出时钟信号之间的相位差。相位调制部分基于所述第一延迟量数据而对所述第一输出时钟信号执行相位调制以产生第二输出时钟信号和第二延迟量数据。延迟线基于所述第二延迟量数据而延迟所述第二输出时钟信号以产生第三输出时钟信号。频带限制部分用于限制所述第三输出时钟信号的频带以输出所述同步时钟信号。
在该情况中，所述相位调制部分可以包括脉冲产生器，延迟单元，选择器和触发器计数器。脉冲产生器产生所述第二延迟量数据以响应所述第一延迟量数据。延迟单元延迟所述第一输出时钟信号以产生第一延迟输出时钟信号。选择器基于所述第二延迟量数据而选择所述第一输出时钟信号中所述第一延迟输出时钟信号之一。触发器计数器转换来自于所述选择器的被选时钟信号以具有50％的占空比。
在本发明的另一方面中，一种记录/重放装置包括主轴部分，主轴旋转控制部分，光学头和PLL电路。主轴部分用于旋转光盘。主轴旋转控制部分控制所述主轴部分以响应同步时钟信号。光学头读出所述光盘上记录的数据以产生检测时钟信号。PLL电路包括相位比较部分，低通滤波器，数字VCO电路和分频器。相位比较部分用于比较输入时钟信号的相位与分频时钟信号的相位以检测相位差。低通滤波器平均所述相位比较部分输出的相位差以输出平均结果来作为频率控制输入。数字VCO电路与参考时钟信号同步操作，并且基于所述频率控制输入而产生同步时钟信号，同时以预定分辨率值为单位控制所述同步时钟信号的相位。所述预定分辨率值是所述参考时钟信号的周期的1/k(k是大于1的自然数)。分频器分频所述同步时钟信号以产生分频时钟信号。
在本发明的又一方面中，一种数字VCO电路包括数字VCO和延迟部分。数字VCO电路与参考时钟信号同步操作，并且基于所述频率控制输入和所述参考时钟信号而产生实际VCO输出时钟信号和延迟量数据。所述延迟量数据表示以预定分辨率值为单位的所述实际VCO输出时钟信号与期望的VCO输出时钟信号之间的相位差。所述预定分辨率值是所述参考时钟信号的周期的1/k(k是大于1的自然数)。延迟部分基于所述延迟量数据来延迟所述VCO输出时钟信号以产生一个输出时钟信号。
在本发明的再一方面中，数字VCO包括加法器，模计算部分和时钟产生部分。该加法器对相应于所述频率控制输入的相位和内部相位延迟数据的相位进行相加以响应参考时钟信号的每一时钟。模计算部分，用于计算所述VCO加法器的相加结果除以分辨率的余数并且输出该余数以作为所述内部相位延迟数据以用于所述参考时钟信号的下一时钟。时钟产生部分基于下一内部相位延迟数据和期望的VCO输出时钟信号的周期而产生实际的VCO输出时钟信号。延迟量计算部分计算所述期望的VCO输出时钟信号和所述实际的VCO输出时钟信号之间的相位差，并且基于所述相位差和预定分辨率值而产生一延迟量数据，其中该预定分辨率值是所述参考时钟信号周期的1/k(k是大于1的自然数)。
【附图说明】
图1示出了根据本发明第一实施例的VCO电路的电路配置的结构图；
图2示出了在第一实施例的VCO电路中使用的VCO电路配置的结构图；
图3示出了第一实施例中VCO操作的图形；
图4A-4N示出了第一实施例中VCO电路的延迟线的操作实例的时序图；
图5示出了输出定时与第一实施例中VCO电路的输出时钟信号的延迟数量数据之间关系的图形；
图6示出了根据本发明第二实施例的VCO电路的电路配置的结构图；
图7示出了当多相信号产生电路的输出是4比特时，第二实施例中VCO电路的平均相位输出电路的电路配置的结构图；
图8A-8Z示出了第二实施例中VCO电路的相位控制操作的时序图；
图9示出了当多相信号产生电路的输出取16个值之一时，第二实施例中VCO电路的平均相位输出电路的电路配置的结构图；
图10A-10Z和11A-11AL示出了当平均相位输出电路具有图9所示的电路配置的时候，第二实施例中VCO电路的相位控制操作的时序图；
图12示出了第三实施例中VCO电路的平均相位输出电路的电路配置的结构图；
图13A-13AD以及14A-14W示出了当平均相位输出电路具有图12所示电路配置的时候，第三实施例中VCO电路的相位控制操作的时序图；
图15示出了根据本发明第四实施例的VCO电路的电路配置的结构图；
图16示出第四实施例中VCO电路的相位调制部分的电路配置的结构图；
图17示出了根据本发明第五实施例的PLL电路的电路配置的结构图；以及
图18示出了根据本发明第六实施例的数据记录装置的电路配置的结构图。
【具体实施方式】
下文中，参考附图详细地描述数字VCO电路、使用本发明VCO电路的PLL电路以及应用PLL电路的数据记录装置。
第一实施例
图1示出了根据本发明第一实施例的VCO电路的电路配置的结构图。VCO电路10包括VCO11和延迟线12。操作VCO电路10以响应参考时钟信号。VCO11接收频率控制输入并且输出VCO输出时钟信号和延迟量数据。延迟线12基于延迟量数据延迟VCO输出时钟信号以产生输出时钟信号。
图2示出了VCO11的电路配置。VCO11包括加法器111，译码器112和寄存器113。加法器111将对应于参考时钟信号的周期的Nref与寄存器113提供的内部频率数据Np相加，并且将相加的结果(Nref+Np)输出到译码器112。在该情况下，如果通过频率控制数据指示相位的原始值，那么可以将该原始值加到加法结果上。译码器112基于频率控制输入Mf和加法器111提供的加法结果，将用于参考时钟信号的下一周期的新内部频率数据Np提供给寄存器113。并且，译码器112将延迟量数据和VCO输出时钟信号输出到延迟线12。寄存器113将译码器112提供的新内部频率数据Np锁存并且输出到加法器111。
译码器112包括：模计算部分1121，延迟量计算部分1122，时钟产生部分1123以及寄存器部分1124。该模计算部分1121将加法器111提供的加法结果(Nref+Np)除以值K，该值K与基于从频率控制输入Mf获得的周期Mp而确定的VCO输出时钟信号的期望周期相一致，并且所述模计算部分1121将余数[(Nref+Np)mod K]作为新内部相位数据而输出到延迟量计算部分1122、时钟产生部分1123以及寄存器113。在此，[A mod B]表示A除以B的余数。所述时钟产生部分1123将VCO输出时钟信号输出到延迟线12和延迟量计算部分1122。特别是，当模计算部分1121提供的新余数小于K/2时，该时钟产生部分1123输出“1”以作为VCO输出时钟信号，并且当模计算部分1121提供的新余数不小于K/2时，该时钟产生部分1123输出“0”。所述延迟量计算部分1122基于模计算部分1121提供的余数、参考时钟信号、以及时钟产生部分1123的输出而计算延迟量数据，并且输出该延迟量数据给寄存器部分1124。特别的，所述延迟量计算部分1122计算VCO输出时钟信号变为“1”时的时间与内部相位数据Np变为预定值Kr时的时间之间的相位差。在该情况下，Kr小于参考时钟信号的周期。然后，该延迟量计算部分1122将计算得到的相位差除以参考时钟信号周期的1/16，并且对相除的结果进行上舍入和输出作为延迟量数据。在该情况下，基于期望的分辨率，值“16”是预先确定的。代替“16”，可以使用随意的自然数。所述寄存器部分1124对延迟量计算部分1122输出的延迟量数据进行锁存并且输出到延迟线12。
现在将描述根据该实施例的VCO电路10的操作。同步于参考时钟信号而操作加法器111、译码器112和寄存器113。所以，加法器111输出的数据、译码器112和寄存器113在作为单位时间的参考时钟信号的每一周期上被更新。当在参考时钟信号的每一周期内执行VCO电路10每一部分的上述操作时，对于参考时钟信号的每一周期来说，内部相位数据Np增加了参考时钟信号的周期。
在该时刻，所述时钟产生部分1123输出的VCO输出时钟信号的振荡频率F表达为F＝Ferf*M/K。当K/Mp是整数N时，F是具有恒定周期的时钟信号，其中通过将所述参考时钟信号频率Fref分频为1/N(N＝K/Mp)而获得上述恒定周期。然而，当K/Mp不是整数时，换句话说，当K/Mp＝N+α(0＜α＜1)时，获得具有周期为N/Fref的时钟信号与具有周期为(N+1)/Fref的时钟信号相混合的VCO输出时钟信号。
如图3所示，如果纵主轴表示Np和横主轴表示时间时，频率控制输入Mf恒定或几乎恒定，那么将Np值绘制为分段的波形，尽管Np作为一条线而在图3中示出。将Np值增加并超过预定阈值Kr时的时间定义为期望的相位。在该时刻，当内部相位数据Np变为预定值Kr时的时间与当VCO输出时钟信号的上升沿被从所述时钟产生部分1123输出到所述延迟量计算部分1122时的时间之间的差值是相位差。通过插值或者按比例分布计算相位差。将该相位差除以参考时钟信号周期的1/16并且上舍入该被除的结果。然后，作为延迟量数据而输出上舍入的结果。所以，如果参考时钟信号周期按照等于或大于2(在该实例中是16)的任意自然数而被等分为多个时间区域，则可以基于当Np到达Kr的时间所属的时间区域来定义延迟量数据。例如，假设所述延迟量计算部分1122将参考时钟信号的一个周期(1/Fref)等分为m份以产生用于计算延迟量数据的m个时间区域。在该情况下，当常规的VCO输出时钟信号的输出时间为T，并且理想相位的时间是t时，那么如果T＜t≤T+1(m*Fref)，则延迟量数据是“1”。并且，如果T+1/(m*Fref)＜t≤T+2/(m*Fref)，那么延迟量数据是“2”。也就是说，一般如果T+n/(m*Fref)＜t≤T+(n+1)/(m*Fref)，那么延迟量数据就是n(在此，n是等于或小于m的自然数)。
延迟量计算部分1122将上述获得的延迟量数据输出到寄存器部分1124。该延迟量数据在被寄存器部分1124暂时保存之后输出到延迟线12。
应该指出参考时钟信号周期的值m可以是预定的值并且可以随意改变的。当随意改变值m的时候，延迟量计算部分1122输出包含值m的延迟量数据。
如图4A-4N所示，延迟线12输出相对于时间T而延迟了根据译码器112提供的延迟量数据所确定时间的VCO输出时钟信号。也就是说，当所述延迟量计算部分1122将参考时钟信号的一个周期等分m份并且计算延迟量数据n时，该延迟量数据n从译码器112提供到延迟线12，并且延迟线12输出相对于时间T而延迟了时间为n/m·Fref的VCO输出时钟信号。
VCO电路10通过执行上述过程，与译码器112输出的VCO输出时钟信号相比，延迟线12输出的输出时钟信号具有m倍的分辨率。
使用具体的实例来描述上述操作。如图5所示，假设m＝16。在该情况中，Np延迟量数据表示为十六进制的数据，该十六进制的数据指示当Np达到M-1时的时间被包含在将参考时钟信号除以16而获得的16个时间区域的哪个区域中。如果从常规VCO输出时钟信号的输出时间T，在将参考时钟信号周期Tm(＝1/Fref)除以16而获得的16个时间区域的第一个时间中，对于理想的相位来说存在时间t，换句话说，如果T＜t≤T+Tm/16，那么延迟量数据是“1”。相似的，从常规VCO输出时钟信号的输出时间T，如果在将参考时钟信号周期Tm(＝1/Fref)除以16而得到的16个时间区域中第二时间区域中，对于理想的相位来说存在时间t，换句话说，如果T+Tm＜16≤T+2Tm/16，则延迟量数据是“2”。也就是说，从常规VCO输出时钟信号的输出时间T，如果在将参考时钟信号周期Tm(＝1/Fref)除以16而得到的16个时间区域中第n个时间区域中，对于理想的相位来说存在时间t，那么延迟量数据是一个十六进制数n(n是等于或小于15的自然数)。应该指出当m＝n(在该实例中m＝16)时，延迟量数据是“0”。
如果延迟量计算部分1122提供的延迟量数据是“1”，那么延迟线12在从常规VCO输出时钟信号的输出时间而延迟参考时钟信号周期Tm的1/16的时间处输出VCO输出时钟信号。同样的，如果延迟量数据是“2”，那么延迟线12在从常规VCO输出时钟信号的输出时间而延迟参考时钟信号周期Tm的1/8的时间处输出VCO输出时钟信号。所以，与译码器112输出的VCO输出时钟信号相比，延迟线12输出的时钟信号具有16倍的相位分辨率。
应该指出：上述确定延迟量数据的方法仅仅是一个实例。边界条件的限定以及与每一周期相应的延迟量数据并不限于上述实例。例如，当VCO的输出时间存在于T≤t≤Tm/16中时，延迟量数据可以是“0”。
在该方式中，从VCO电路输出的延迟量数据(理想相位与输出时钟信号相位之间的差)具有高于参考时钟信号周期的的分辨率。基于延迟量数据，通过延迟线12延迟VCO输出时钟信号来改善输出时钟信号的相位精度是可能的。
第二实施例
现在将描述根据本发明第二实施例的VCO电路。图6示出了根据第二实施例的VCO电路20的电路配置图。第二实施例中的VCO电路20具有VCO21、多相位信号产生电路22和平均相位输出电路23。VCO21的电路配置与第一实施例中VCO电路10的VCO11的配置相同。多相位信号产生电路22基于与参考时钟信号和VCO输出时钟信号同步的延迟量数据而产生多个时钟信号以作为多相位时钟信号。平均相位输出电路23输出具有通过平均所述多个时钟信号的相位而获得的相位的时钟信号。
图7示出了当多相位信号产生电路22的输出表示4个2比特的值时，平均相位输出电路23的电路配置图。该平均相位输出电路23包括相位比较器231a-231d、电荷泵(CP)232a-232d、加法器233、环路滤波器234和VCO235。
每一相位比较器231a-231d将多相位信号产生电路22的多个输入值，也就是1-4中相应一个值与VCO235的输出时钟信号的相位进行比较，并且将它们的相位差输出到相应的一个电荷泵232a-23ad中，以作为类似脉冲的相位差信号。每一电荷泵232a-232d是一种用于仅改变相应相位比较器231a-231d输出的信号的幅度(电压)而不改变信号的波形的电压转换器。所述加法器233相加或合成电荷泵232a-232d的输出信号并且将合成信号输出到环路滤波器234。该环路滤波器234去除加法器233输出的合成信号的高频分量，并且产生具有直流分量的信号并将该信号输出到VCO235以作为控制信号。此时，抑止了寄生分量。所述VCO235具有预定的自振荡频率并且根据所述环路滤波器234提供的控制信号来改变振荡频率。应该指出：所述VCO235可以是一种常规的技术设备。
第二实施例中VCO电路的相位控制操作将参考图8A-8Z而进行描述。当VCO21中延迟量计算部分1122输出“0”以作为延迟量数据时，多相位信号产生电路22在相对于参考时钟信号周期的输出时间没有延迟的时间处将时钟信号输出到所有四个输出信号线。在该情况中，加法器233对相应于没有延迟的时钟信号的信号进行相加。因此，在相对于参考时钟信号周期的输出时间而没有延迟的时间上也输出通过平均四个时钟信号而获得的平均相位输出电路23的输出时钟信号。同样，当延迟量计算部分1122输出“1”以作为延迟量数据时，多相位信号产生电路22在相对于参考时钟信号周期的输出时间而没有延迟的时间处将三个时钟信号输出到四个输出信号线中的三个输出信号线上，并且在延迟一个参考时钟信号周期的时间上将时钟信号输出到剩余的信号线上。在该情况中，加法器233对相应于以上四个时钟信号的信号进行相加。因此，通过平均四个时钟信号而获得的平均相位输出电路23的输出时钟信号相对于参考时钟信号周期的输出时间而延迟了1/(3+1)＝1/4个周期。同样的，当延迟量计算部分1122输出“2”以作为延迟量数据时，多相位信号产生电路22在相对于参考时钟信号周期的输出时间而没有延迟的时间处将两个时钟信号输出到四个输出信号线中的两个输出信号线上，并且在延迟一个参考时钟信号周期的时间上将两个时钟信号输出到剩余两个信号线上。在该情况中，加法器233将相应于没有延时的两个时钟信号以及存在延迟的两个时钟信号的信号进行相加。因此，通过平均这些时钟信号而获得的平均相位输出电路23的输出时钟信号在相对于参考时钟信号周期的输出时间而延迟了2/(2+2)＝1/2个周期的时间处输出。同样，当延迟量计算部分1122输出“3”以作为延迟量数据时，多相位信号产生电路22在相对于参考时钟信号周期的输出时间而没有延迟的时间处将一个时钟信号输出到四个输出信号线中的一个输出信号线上，并且在延迟一个参考时钟信号周期的时间上将三个时钟信号输出到剩余三个信号线上。在该情况中，加法器233将相应于没有延时的一个时钟信号的信号与相应于存在延时的三个时钟信号的信号进行相加。因此，通过平均这些时钟信号而获得的平均相位输出电路23的输出时钟信号在相对于参考时钟信号周期的输出时间而延迟了3/(3+1)＝3/4个周期的时间处输出。
图9示出了当延迟量数据是4比特(16个值)时，平均相位输出电路23的电路配置图。并且，图10A-10Z以及11A-11AL示出了当平均相位输出电路23具有图9所示电路配置时的输入/输出信号的时间图。与具有图8所示电路配置的平均相位输出电路相似，输出时钟信号的输出相位是基于具有多个多相位时钟信号的延迟的时钟信号数量与没有延迟的时钟信号数量的比率来确定的。
在该方式中，根据第二实施例的VCO电路能够确定分辨率高于参考时钟信号的一个周期的输出时钟信号的输出时间。
第三实施例
现在将要描述根据本发明第三实施例的VCO电路。第三实施例中VCO电路与第二实施例相似，包括VCO21、多相位信号产生电路22和平均相位输出电路33。该VCO21和多相信号产生电路22与第二实施例中的相应部件相同。
图12示出了被应用于第三实施例的VOC电路中的平均相位输出电路33的电路配置图。该平均相位输出电路33包括相位比较器331a-331e、电荷泵332a-332e、加法器333、环路滤波器334和VCO335。所述相位比较器331a-331e、加法器333、环路滤波器和VCO335与第二实施例中相应的部件相同。
所述电荷泵332a-332e具有不同的转换系数，并且当分别被提供具有相同幅度的信号时候，其输出不同电压。特别的，假设当具有一幅度的信号被提供到电荷泵332a时，电荷泵332a输出的信号的幅度是“1”。当相同的信号被提供到电荷泵332b时，电荷泵332b输出幅度为“1”的信号。当相同的信号被提供到电荷泵332c时，电荷泵332c输出幅度为“2”的信号。当相同的信号被提供到电荷泵332d时，电荷泵332d输出幅度为“4”的信号。当相同的信号被提供到电荷泵332e时，电荷泵332e输出幅度为“8”的信号。也就是说，所述电荷泵332a-332e分别将给被提供的信号加权为“1”，“1”，“2”，“4”和“8”。因此，鉴于所述电荷泵332b输出最低数字值或数字“1”，电荷泵332c输出下一最低数字值或数字“10”，电荷泵332b输出下一个最低数字值或数字“100”，以及电荷泵332c输出下一最低数字值或“1000”。这四个数字数据表示4比特的二进制数据。也就是说，通过比较电荷泵332b-332e的输出值，能够表达16种值。
第三实施例中VCO电路的相位控制将参考图13A-13AD和图14A-14W来进行描述。当VCO21中延迟量计算部分1122输出“0”以作为延迟量数据时，所述多相位信号产生电路22在相对于参考时钟信号的输出时间没有延迟的时间上输出时钟信号到所有五个输出信号线上。在该情况中，加法器333对相应于无延迟的时钟信号的信号进行相加。因此，平均相位输出电路33的输出信号在相对于所述参考时钟信号的输出时间没有延迟的时间处输出。
当延迟量计算部分1122输出“1”以作为延迟量数据时，所述多相位信号产生电路22将相对于参考时钟信号的输出时间没有延迟的时钟信号输出到相位比较器331a和331c-331e并且将延迟一个参考时钟信号周期的时钟信号输出相位比较器331b。在该情况中，加法器333将相应于无延迟的四个时钟信号的信号(具有的权为1，2，4和8)和延迟一个参考时钟信号周期的时钟信号进行相加。因此，平均相位输出电路33的输出信号相对于所述参考时钟信号的输出时间而延迟1/16(＝1/(1+1+2+4+8))个周期。
同样，当延迟量计算部分1122输出“2”以作为延迟量数据时，所述多相位信号产生电路22将相对于参考时钟信号的输出时间没有延迟的时钟信号输出到相位比较器331a、331b、331d和331e并且将一个延迟一个参考时钟信号周期的时钟信号输出相位比较器331c。在该情况中，加法器333将相应于无延迟的四个时钟信号的信号(具有的权为1，1，4和8)和延迟一个参考时钟信号周期的时钟信号进行相加。因此，平均相位输出电路33的输出信号相对于所述参考时钟信号的输出时间而延迟1/8(＝2/16)个周期。
相似的，当延迟量计算部分1122输出“3”以作为延迟量数据时，所述多相位信号产生电路22将相对于参考时钟信号的输出时间没有延迟的时钟信号输出到相位比较器331a、331d和331e并且将延迟一个参考时钟信号周期的两个时钟信号输出相位比较器331b和331c。在该情况中，加法器333将相应于无延迟的四个时钟信号的信号(具有的权为1，4和8)和延迟一个参考时钟信号周期的时钟信号进行相加。因此，平均相位输出电路33的输出信号相对于所述参考时钟信号的输出时间而延迟3/16个周期。
在在第三实施例的该方式中，延迟量数据表示为4比特的二进制数据，该4比特的二进制数据具有数值为“1”的电荷泵332b的输出、具有数值为“10”的电荷泵332c的输出、具有数值为“100”的电荷泵332d的输出、以及具有数值为“1000”的电荷泵332e的输出。所以，与以上实施例相同的分辨率能够通过比不执行加权的电路配置中少的相位比较器来获得。也就是说，使用简单化电路配置，就能够提高相位精度。
应该指出：在第三实施例中，执行电荷泵的加权以便指示二进制值。然而，对于随意值进行加权是可能的。
第四实施例
现在将要描速根据本发明第四实施例的VCO电路。图15示出了第四实施例中的VCO电路的电路配置。该VCO电路40具有VCO41，相位调制部分42，延迟线43和频带限制部分44。该VCO41和延迟线43与第一实施例的VCO电路中相应部件相同。所述相位调制部分42基于VCO41提供的延迟量数据(1)而对VCO41提供的时钟信号进行相位调制，并且输出该相位调制过的时钟信号以作为时钟信号clk0，以及将延迟量数据(2)输出到延迟线43。应该指出：该实施例中的延迟量数据等效于以上每一实施例中的“延迟量数据”。所述频带限制部分44对从延迟线43提供的时钟信号ckl1进行频带限制，仅允许所述时钟信号clk1的预定频率分量通过并且输出以作为输出时钟信号(时钟信号clk2)。
图16示出了相位调制部分42的电路配置。该相位调制部分42包括：脉冲产生器421，选择器422，延迟单元423和触发器计数器424。脉冲产生器421基于VCO41提供的延迟量数据(1)而产生相位控制脉冲和延迟量数据(2)。该脉冲产生器421输出该相位控制脉冲到选择器422，并且输出该延迟量数据(2)到延迟线43。所述延迟量数据(2)是基于相位控制脉冲的占空率和延迟线43期望的相位分辨率而产生的。延迟单元423按照参考时钟信号的周期而对VCO输出时钟信号进行延迟，并且然后输出到选择器422。该选择器422选择VCO输出时钟信号和被延迟的VCO输出时钟信号以响应相位控制脉冲。所以，选择器422基于脉冲产生器421提供的相位控制脉冲而对VCO输出时钟信号执行相位移动以改变周期。所述触发器计数器424将选择器422选择的信号转换为占空系数为50％的时钟信号，并且然后输出该时钟信号以作为相位调制过的时钟信号clk0。
通过采用上述电路配置，该相位调制部分42对输入VCO输出时钟信号进行2π*F/Fref的相位调制，并且作为相位调制过的时钟信号clk0而输出。
现在将描述第四实施例中VCO电路40的操作。VCO41的输出周期分辨率会受到被提供给VCO41的参考时钟信号的频率Fref的影响。当期望的振荡频率F与Fref/N(N是整数)相一致时，所述VCO41能够输出具有期望的振荡频率的VCO输出时钟信号。然而，当期望的振荡频率F处于Fref/N与Fref/(N+1)之间时，不能够恰当地输出具有希望频率F的信号。在该情况中，以预定的速率交替地输出周期为N/Fref(＝频率Fref/N)的时钟信号和周期为(N+1)Fref(＝频率F/(N+1))的时钟信号。
假设其期望频率处于频率Fref/N和频率Fref/(N+1)之间的时钟信号从VCO41中输出。在下文中，该频率范围被特别地称为VCO41的输出频率F的“f”。在该情况下，在振荡频率f的理想相位(理想相位)与实际输出时钟信号的相位之间产生相位误差φ。该相位误差φ的最大值φm，换句话说，在等于或小于VCO41的参考时钟信号的频率(Fref)的频率范围内产生的相位误差的最大值φm能够通过下面的等式(1)来表达：
φm＝2π*f/Fref (1)
该最大值φ较小是所希望的。
在从VCO41输出具有上述频率f的信号的情况中，当α(0＜α＜1)是具有周期为N/Fref的时钟信号的比率并且(1-α)是具有周期为(N+1)/Fref的时钟信号的比率时，那么输出频率f通过下面的等式(2)来表达
f＝Fref/(N+α) (2)
观察频率主轴，VCO41的输出是相位调制过的频谱。具有频率f的输出信号的基频与在相邻基频中产生的边频带(寄生频带)之间的间隔Δf通过下面的等式(3)来表达
Δf＝f*α＝Fref*α/(N+α) (3)
因此，根据等式(3)应该理解：具有频率f的振荡将在下面的条件下产生，即参考时钟信号频率Fref与振荡频率f相比不是很高，间隔Δf变得较小并且边频带接近基频t。
在该情况下，即使模拟PLL连接到VCO电路40的下一级并且频率被平均，那么由于相邻基频中较小间隔Δf的小边频带分量的影响也不能够消除边频带分量(寄生频带分量)，并且输出时钟信号的抖动增加。
在第四实施例的VCO40中，相位调制部分42通过使用数据字VCO41输出的延迟量数据(1)，对数字VCO41的输出进行相位调制。相位调制的结果是，仅能改变边频带的频率特性而不能够改变基频。特别是，将相邻基频中的频谱分量(寄生频带分量)移位到远离基频t的频带中(Δf大于相位调制之前的Δf)。
相位调制之后的输出时钟信号clk0被输出到延迟线43并且被延迟以致于产生时钟信号clk1，该时钟信号clk1通过频带限制部分44(BPF或PLL)。结果，已经被移位的寄生频带分量被去除。所述频带限制部分44能够很容易地去除寄生频带分量，因为通过相位调制后，间隔Δf变大。
当振荡频率F是f(＝Fref/(N+α))，并且α是从0少许移位的值时，VCO41输出上述具有低频率的锯齿形相位误差φ。在该情况中，在相位误差φ的锯齿形的边缘时间上执行主时钟信号的一个周期(Tm)的校正。
为了执行输入时钟信号的相位调制，例如，脉冲产生器421在通过把输出时钟信号的将被完全校正的周期等分w份而获得的区域中的随后情况中改变所产生的相位控制脉冲的频率。所述相位控制脉冲被提供到选择器422，并且当信号通过选择器422时进行相位移位。
当延迟线43的分辨率是Tm/4(换句话说，四等分所述参考时钟信号周期以致于产生延迟量数据(1))并且该分辨率通过相位调制后将增加到4倍时，根据随后的16种情况，脉冲产生器421产生相位控制脉冲和延迟量数据(2)并且输出相位控制脉冲到选择器422，输出延迟量数据(2)到延迟线43。
(1)当相位误差等于或大于0并且小于Tm/16时，以输出时钟信号每四个周期输出一次的速率输出“1”以作为延迟量数据(2)，否则，输出“0”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲(选择器控制信号)。
(2)当相位误差等于或大于Tm/16并且小于Tm/8时，以输出时钟信号每四个周期输出两次的速率输出“1”以作为延迟量数据(2)，否则，输出“0”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(3)当相位误差等于或大于Tm/8并且小于3Tm/16时，以输出时钟信号每四个周期输出三次的速率输出“1”以作为延迟量数据(2)，否则，输出“0”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(4)当相位误差等于或大于3Tm/16并且小于Tm/4时，以输出时钟信号每四个周期输出四次的速率(也就是，在所有的时间上)输出“1”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(5)当相位误差等于或大于Tm/4并且小于5Tm/16时，以输出时钟信号每四个周期输出一次的速率输出“2”以作为延迟量数据(2)，否则，输出“1”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(6)当相位误差等于或大于5Tm/16并且小于3Tm/8时，以输出时钟信号每四个周期输出两次的速率输出“2”以作为延迟量数据(2)，否则，输出“1”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(7)当相位误差等于或大于3Tm/8并且小于7Tm/16时，以输出时钟信号每四个周期输出三次的速率输出“2”以作为延迟量数据(2)，否则，输出“1”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(8)当相位误差等于或大于7Tm/16并且小于Tm/2时，以输出时钟信号每四个周期输出四次的速率(也就是在所有的时间上)输出“2”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(9)当相位误差等于或大于Tm/2并且小于9Tm/16时，以输出时钟信号每四个周期输出一次的速率输出“3”以作为延迟量数据(2)，否则，输出“2”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(10)当相位误差等于或大于9Tm/16并且小于5Tm/8时，以输出时钟信号每四个周期输出两次的速率输出“3”以作为延迟量数据(2)，否则，输出“2”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(11)当相位误差等于或大于5Tm/8并且小于11Tm/16时，以输出时钟信号每四个周期输出三次的速率输出“3”以作为延迟量数据(2)，否则，输出“2”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(12)当相位误差等于或大于11Tm/16并且小于3Tm/4时，以输出时钟信号每四个周期输出四次的速率(也就是在所有的时间上)输出“3”以作为延迟量数据(2)。始终输出“0”以作为相位控制脉冲。
(13)当相位误差等于或大于3Tm/4并且小于13Tm/16时，以输出时钟信号每四个周期输出一次的速率输出“1”以作为相位控制脉冲并且输出“0”以作为延迟量数据(2)，否则，输出“0”以作为相位控制脉冲，并且输出“3”以作为延迟量数据(2)。
(14)当相位误差等于或大于13Tm/16并且小于7Tm/8时，以输出时钟信号每四个周期输出两次的速率输出“1”以作为相位控制脉冲并且输出“0”以作为延迟量数据(2)，否则，输出“0”以作为相位控制脉冲，并且输出“3”以作为延迟量数据(2)。
(15)当相位误差等于或大于7Tm/8并且小于15Tm/16时，以输出时钟信号每四个周期输出三次的速率输出“1”以作为相位控制脉冲并且输出“0”以作为延迟量数据(2)，否则，输出“0”以作为相位控制脉冲，并且输出“3”以作为延迟量数据(2)。
(16)当相位误差等于或大于15Tm/16并且小于Tm时，以输出时钟信号每四个周期输出一次的速率输出“1”以作为相位控制脉冲并且输出“0”以作为延迟量数据(2)，否则，输出“0”以作为相位控制脉冲，并且输出“3”以作为延迟量数据(2)。
当如上所述通过脉冲产生器421产生相位控制脉冲并且选择器422基于该相位控制脉冲而对输入时钟信号执行相位移位时，相位调制后的输出时钟信号clk0的相位误差具有与对其执行脉冲宽度调制的一信号的波形相同的波形。这是因为所述相位误差具有如此的波形以致于在比相位调制之前高的频率上执行调制。
所述延迟线43基于类似于上述实施例中的延迟量数据(2)而对相位调制部分42输出的时钟信号clk0进行延迟并且输出该延迟的信号以作为时钟信号clk1。
通过频带限制部分44限制信号clk1的频带，与相位调制之前的相位误差相比，此时的相位误差被压缩到大约1/w(在上述实施例中大约为1/16)。所以，能够获得具有很小抖动的输出。
现在将要描述VCO电路40的特殊操作实例。当具有相对于周期为Tm的参考时钟信号而延迟3Tm/8相位的信号将被输出时，由于相位调制，相位调制部分42继续输出无延时的时钟信号。并且，相位调制部分42以1∶1的比率而输出对应于Tm/4的延迟量数据(2)和对应于2Tm/4的延迟量数据(2)。所以，从延迟线43中输出被延迟3Tm/8＝((2Tm/4)+(Tm/4))/2的时钟信号以作为时钟信号clk2。
并且，通过以1∶1的比率输出由于相位调制而无延迟的时钟信号和对应于3Tm/4的延迟量数据(2)的组合以及由于相位调制而延迟Tm的时钟信号与对应于0的延迟量数据的组合，以能够输出相对于参考时钟信号而延迟相位为3Tm/8的时钟信号clk2。
第四实施例中的VCO电路40不仅通过延迟线43延迟时钟信号，而且通过相位调制部分42执行相位调制并且实施频带限制，以能够调整时钟信号的输出时间。因此，通过将基于相位调制部分42的相位调制的延迟量与延迟线43的延迟量的组合而能够使得相位分辨率进一步的提高。
应该指出：已经描述了VCO41具有与第一实施例中VCO电路10的VCO11相同电路配置的情况。然而，即使使用的VCO41的电路配置与第二实施例或第三实施的VCO电路的电路配置相同，在以上相同的方式中仍能够显著地达到抖动减少的效果。
第五实施例
接下来将要描述根据本发明第五实施例的PLL电路。图17示出了第五实施例中PLL电路的电路配置。该PLL电路50包括模数转换器51，相位比较器52，LPF53，VCO电路54和分频器55。
模数转换器51通过将分频器55提供的信号用作为采样时钟信号而进行操作并且将前级中的电路(未示出)所提供的输入模拟信号转换为数字信号。相位比较器52基于来自于模数转换器51的数字信号，而输出PLL电路50的输入信号与分频器55所提供的信号之间的数字相位差数据(其与上述的相位误差φ不同)。LPF53平均所述相位比较器52提供的相位差数据并且将结果输出到VCO电路54以作为相位控制数据。该VCO电路54的电路配置与以上第一实施例中VCO电路10的配置相同，并且根据相位控制数据而输出输出时钟信号。所述输出时钟信号从VCO电路54输出到后级电路(未示出)中和分频器55中。分频器55对VCO电路54提供的输出时钟信号进行N分频并且输出到模数转换器51。所述PLL电路50中提供了上述配置的PLL反馈回路。
应该指出：存在以下情况，即所述PLL电路50中不具有模数转换器51。在该情况中，PLL电路50的输入信号是数字的，并且相位比较器52通过计数一个高速时钟信号来执行数字输入信号与分频器输出信号之间的相位比较，并且输出相位差数据。
在第五实施例的PLL电路50中，VCO电路54具有的相位分辨率高于常规VCO电路的相位分辨率。因此，与外部提供的输入信号高度同步的信号能够被输出。
应该指出：已经描述了VCO电路54具有与第一实施例中VCO电路10相同的电路配置的情况。然而，与以上相似，即使VCO电路具有与第二、第三或第四实施例的VCO电路相同的电路配置，仍旧能够从PLL电路中输出高度同步的信号。
第六实施例
将要描述根据本发明第六实施例的数据记录装置。图18示出了第六实施例中数据记录装置600的电路配置。该数据记录装置600是一种在光盘650上记录数据或从光盘650上重放数据的装置。除了PLL电路611之外，该数据记录装置600还包括光学头601，摆动检测器602，地址译码器603，ODC(光盘控制器)604，二进制化电路605，译码器606，LD功率控制部分607，已记录数据编码器608，主轴旋转控制部分609和主轴610。所述PLL611的电路配置与第五实施例中的PLL电路50的电路配置相同。
在此，特别通过使用一种光盘数据记录装置来描述其中PLL电路611被应用到信号重放系统的数据记录装置600。记录信号(数据)的记录介质650是一种光盘650。光盘650上记录的数据通过光学头601的信号重放系统和PLL电路611而被重放。并且通过预定的信号记录系统而对光盘650执行数据记录处理。所述ODC(光盘控制器)604包括DSP等等并且控制信号重放和记录处理。
摆动信号与通过光学头601从光盘650读取的推挽信号相叠加，所述光盘650以光学头601的跟踪传动器(未示出)不能跟踪的频率摆动。在执行频带限制处理之后，推挽信号被提供给PLL电路611和摆动检测器602。
PLL电路611通过将推挽信号叠加摆动信号以作为旋转同步信号来输出同步重放时钟信号。该同步重放时钟信号作为记录时钟信号(PLL-CLK)而用于数据记录处理。该记录时钟信号被提供到主轴控制电路609并且用于控制主轴610的旋转。同时，该记录时钟信号被提供到记录数据编码器608和LD功率控制单元607并且用于控制光学头601的位置以及被发射的光的强度。
应该指出：来自于主轴马达的传感器数据被用作旋转同步信号。并且，不受光学头601的限制而提供一个传感器，以便使之能够产生传感器的旋转同步信号。
物理地址数据与摆动信号相叠加，其中所述摆动信号与推挽信号相叠加。摆动检测器602将物理地址数据与被提供的推挽信号相分离以响应所述的记录时钟信号。摆动检测器602所分离的物理地址数据被输出到地址译码器603。该地址译码器603基于获得的物理地址数据而指定物理地址并且将该物理地址告知ODC604。
该ODC604基于所述地址译码器603所告知的物理地址而产生指示记录数据和记录开始时间的数据，并且基于所产生的数据来控制记录处理。所述ODC604将所产生的记录数据输出到记录数据编码器608。所述记录数据编码器608调制从ODC604获得的记录数据，并且基于被调制过的记录数据而将产生的控制信号输出到LD功率控制单元607，以致于控制光学头601发射的激光束的输出电平以便将数据记录在光盘650上。
随着反射光束数量的改变，就能够读出记录在光盘650上的数据。因此，能够使用和信号(sum signal)。该和信号被提供到二进制化电路605，并且二进制化电路605产生的二进制数据经由译码器606和ODC604而输出到主装置(host apparatus)以作为重放数据。
根据该实施例的数据记录装置600包括PLL电路611，该PLL电路能够输出相位分辨率高于常规实例的同步时钟信号。因此，能够以较高的精度来控制用于数据记录过程的激光束辐射的位置和激光束的长度。在该方式中，在作为记录介质的光盘650上增加数据记录密度成为可能。并且，借助于此，缩短光学头601的定位控制所必需的时间成为可能。因此，加速数据的记录和重放成为可能。
并且，根据本发明，能够抑止导致抖动的寄生频带的产生。
应该指出：每一上述实施例仅是本发明的一个例子。本发明并不限于这些实施并且不同的修改包含在本发明的范围内。