基于DFF的QCG模块.pdf

本发明涉及一种基于DFF的QCG模块的电路设计问题。由于QC有着较大的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QC信号只能由模拟软件仿真生成，国内外还没有简单而实用的集成电路可以生成QC信号。这里发明一种基于DFF的QC信号产生电路模块，即QCG模块，它主要由门电路、两种DFF以及MOS管组成。本发明即基于DFF的QCG模块解决了目前不能由集成电路产生QC信号的问题，使得QC信号可以进行实际应用。模拟表明基于DFF的QCG模块电路功能正确；另外，对发明的电路模块进行分析表明，本发明的电路模块结构简单，性能高，且易于在电路里进行实际应用。

权利要求书1.  一种基于D触发器的四值时钟发生器模块，用二值时钟CLK及其反信 号产生出序列为0→1→2→3→2→1→0的四值时钟QCLK，它包括一个 二输入或门(G1)、一个二输入与门(G2)、一个下降沿触发的D触发器(FF0)、 一个上升沿触发的D触发器(FF1)、四个PMOS管(P1、P2、P3和P4)和 四个NMOS管(N1、N2、N3和N4)；首先，用所述D触发器FF0和FF1 对二值时钟CLK进行三分频，分别得到在CLK下降沿处和上升沿处改变状态 的三分频输出信号Q0和Q1，它们的占空比分别为66.7％和33.3％，信号和分别是Q0和Q1的反信号；然后，用所述八个MOS管组成产生四值时钟的MOS 管网络，其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的信号源和 所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值 2的信号源和所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极 分别与逻辑值1的信号源和所述NMOS管N2的源极相接，所述NMOS管N3 的源极和漏极分别与电源地和所述NMOS管N4的源极相接，所述MOS管P2、 P4、N2和N4的漏极相连作为四值时钟QCLK的输出端；最后，用CLK、Q0和Q1控制所述MOS管网络产生四值时钟QCLK； 所述基于D触发器的四值时钟发生器模块的特征在于：所述D触发器FF0 的输入信号D0和FF1的输入信号D1的表达式分别为和所 述信号D0和D1的表达式在电路上实现为信号和Q1接入或门G1的两个输入 端，或门G1的输出信号接入信号D0，输出信号Q0和接入与门G2的两个输 入端，与门G2的输出信号接入信号D1；控制所述MOS管网络的信号具体连 接为信号Q0、CLK、Q1、CLK、Q0、和Q1分别与所述MOS管P1、 P2、P3、P4、N1、N2、N3和N4的栅极相接。

说明书基于DFF的QCG模块
技术领域  本发明涉及一种由门电路、两种D触发器(DFF)和MOS管 组成的生成四值时钟(Quaternary Clock，简称QCLK或QC)的电路单元。
背景技术  由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期 中有六种跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以 基于四值时钟的触发器有着结构简单和功耗低等特点[1]。
从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文 献[2，3]也利用四值时钟设计了相关的多值触发器。从相关的研究文献中可以看 出，四值时钟QCLK在数字电路中已经得到了切实可行的应用并显示出了其 优越性。然而，上述文献中使用的四值时钟有一个共同的特点，即被用到的四 值时钟都是用仿真软件模拟产生，而非由实际的集成电路生成。调查研究发现， 目前尚无研究文献提及生成四值时钟QCLK的方法以及相关的电路，也即， 一个简单而实用的四值时钟发生器(Quaternary Clock Generator，简称QCG) 目前还是个空缺。而时钟是数字系统中最重要的信号，在时序电路中的作用是 控制和协调整个数字系统正常地工作。二值时钟信号可由石英晶体多谐振荡器 产生，而四值时钟目前还只能通过仿真软件模拟产生。这将限制四值时钟的实 际应用，文献[1-3]中基于四值时钟的触发器也将难以得到实用。
为解决这一实际应用中的问题，即目前没有四值时钟发生器QCG，本发 明利用石英晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电 压开关理论[4，5]等知识从开关级来发明一种产生四值时钟的QCG模块，以求 发明的电路简单、稳定高效和实用，以解决目前没有QCG集成电路模块的问 题。
参考文献：
[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-edges-triggered flip-flop  based on multivalued clock，International Journal of Electronics，2013，100，(12)， pp.1637-1645.
[2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997，25， (8)，pp.52-54.
[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOS  Flip-Flop Employing Multiple-Valued Clock，Journal of Computer Science and  Technology，2005，20，(2)，pp.237-242.
[4]Wu，X.，Prosser，F..Design of ternary CMOS circuits based on transmission  function theory，International Journal ofElectronics，1988，65，(5)，pp.891-905.
[5]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops & Their Applications. IEE Proceedings on Computer & Digital Techniques，1988，135，(5)，pp.266-272.
发明内容  针对目前不能用简单的集成电路生成四值时钟的问题，即没有 QCG模块的问题，本发明的内容就是创造一种能产生文献[1]中使用的四值时 钟QCLK的QCG模块，且发明的QCG模块要电路结构简单、工作高效，且 其输入输出信号要满足以下四项要求：
1)发明的电路模块有两个输入信号：二值时钟CLK及其反信号它 们逻辑值取值为{0，3}且占空比为50％，即高低电平的时间比为1∶1；
2)发明的电路模块有一个输出信号：四值时钟QCLK，它的电平逻辑值取 值为{0，1，2，3}，在一个时钟周期内其电平逻辑值的输出次序为0→1→2→3→2 →1→0，每次输出电平的持续时间相等；
3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3∶1；
4)四值时钟QCLK需满足有关时钟信号的要求，即应有极高的频率和幅 度稳定度；
附图说明  下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是本发明基于DFF的QCG模块的线路图。
图2是二值时钟CLK、信号Q0和Q1的时序电压波形示意图。
图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q0和 FF1的输出信号Q1和输出的四值时钟QCLK的电压瞬态波形图。
具体实施方式  本发明利用逻辑值切换为0→3→0的二值时钟CLK来产 生逻辑值序列为0→1→2→3→2→1→0的四值时钟QCLK。根据二值时钟CLK 和四值时钟的对应关系，本发明用二值时钟CLK的逻辑值3来控制产生四值 时钟QCLK的逻辑值1和3；而用二值时钟CLK的逻辑值0来控制产生四值 时钟QCLK的逻辑值0和2。由于四值时钟QCLK的逻辑值切换次序为0→1 →2→3→2→1→0，所以当CLK＝3时四值时钟QCLK生成单元要依次轮流输 出逻辑值1、3和1；当CLK＝0时它则要轮流依次输出逻辑值2、0和2。为此， 还需两个辅助控制信号Q0和Q1来实现这种轮流输出，用Q0的0和3分别来控制 四值时钟逻辑值3和1的输出；用Q1的0和3分别控制四值时钟逻辑值2和0 的输出。Q0和Q1的低电平与高电平的持续时间之比应分别为1∶2和2∶1，即Q0和 Q1的占空比分别为66.7％和33.3％。这样，在二值时钟CLK以及信号Q0和Q1的 控制下就能产生逻辑值序列为0→1→2→3→2→1→0的四值时钟QCLK。本发 明用D触发器对二值时钟CLK进行分频来获得信号Q0和Q1。考虑到在实际电 路中二值时钟CLK的有效边沿与触发器的输出信号Q0和Q1之间有时钟输出延 迟，此延迟将在输出的四值时钟波形中产生毛刺，为消去毛刺，输出信号Q0和 Q1应分别在二值时钟CLK的下降沿和上升沿处改变状态。综上可知，信号Q0和 Q1是二值时钟CLK的三分频信号。二值时钟CLK与信号Q0和Q1的时序波形示 意图如图2所示。
为由二值时钟CLK获得Q0和Q1两信号，本发明采用一个二输入或门(G1)、 一个二输入与门(G2)、一个下降沿触发的D触发器(FF0)和一个上升沿触 发的D触发器(FF1)来组成二值时钟CLK的三分频电路。所述D触发器FF0 和FF1分别输出在CLK下降沿处和上升沿处改变状态的三分频输出信号Q0和 Q1，信号和分别是Q0和Q1的反信号。在本发明中，所述三分频电路的线 路连接情况如图1中的左电路所示，其电路设计具体描述为：信号和Q1接 入或门G1的两个输入端，或门G1的输出信号接入信号D0，输出信号Q0和接入与门G2的两个输入端，与门G2的输出信号接入信号D1；这也就是说， 所述D触发器FF0和FF1的输入信号D0和D1的表达式分别为和 所述触发器FF0和FF1的时钟信号为输入的二值时钟CLK。这样， 触发器FF0对CLK的下降沿敏感，其输出信号Q0是二值时钟CLK的三分频 信号且Q0的低电平与高电平的持续时间之比为1∶2；触发器FF1对CLK的上 升沿敏感，其输出信号Q1也为二值时钟CLK三分频信号且Q1的低电平与高电 平的持续时间比为2∶1。信号Q0和Q1就是本发明所需的产生四值时钟QCLK的 控制信号。有了产生四值时钟QCLK的控制信号，根据发明内容和文献[4，5] 中的传输电压开关理论，列出四值时钟QCLK与二值时钟CLK、信号Q0和Q1的 开关级函数表达式：
QCLK = 3 * ( CLK ‾ 0.5 · Q 0 0.5 ) # 2 * ( CLK 0.5 · Q 1 0.5 ) # 1 * ( 0.5 CLK · 0.5 Q 0 ) # 0 * ( 0.5 CLK ‾ · 0.5 Q 1 ) . ]]>
为实现所述QCLK函数表达式，本发明采用四个PMOS管(P1、P2、P3 和P4)和四个NMOS管(N1、N2、N3和N4)来组成产生四值时钟QCLK 的电路，即产生四值时钟的MOS管网络。该部分电路的线路连接情况如图1 中的右电路所示，其电路设计具体描述如下：所述PMOS管P1的源极和漏极 分别与电平逻辑值3的信号源和所述PMOS管P2的源极相接，所述PMOS管 P3的源极和漏极分别与电平逻辑值2的信号源和所述PMOS管P4的源极相 接，所述NMOS管N1的源极和漏极分别与电平逻辑值1的信号源和所述 NMOS管N2的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所 述NMOS管N4的源极相接，所述MOS管P2、P4、N2和N4的漏极相接作 为四值时钟QCLK的输出端，所述MOS管P1、P2、P3、P4、N1、N2、N3 和N4的栅极分别与信号Q0、CLK、Q1、CLK、Q0、和Q1相连， 在这些栅极信号的控制下，在电路输出端输出电平逻辑值切换次序为0→1→2 →3→2→1→0的四值周期信号即四值时钟QCLK。
综上所述可知，在给图1所示的电路输入二值时钟CLK和其反信号就可以在该电路的输出端QCLK处获得逻辑值切换为0→1→2→3→2→1→0 的四值时钟QCLK。因此，图1所示的电路即为实现本发明的电路模块——基 于DFF的QCG模块。为验证发明的基于DFF的QCG模块，下面用HSPICE 软件对它进行模拟。模拟时采用TSMC 180nm的CMOS工艺参数，输出负载 为30fF。二值时钟CLK的两个电平逻辑值0和3对应的电压值分别为0V和 3.3V；四值时钟QCLK的四个电平逻辑值0、1、2和3对应的电压值分别为 0V、1.1V、2.2V和3.3V。所述基于DFF的QCG模块模拟所得的电压瞬态波 形如图3所示，其中CLK、Q0、Q1和QCLK分别为二值时钟、FF0输出的信 号、FF1输出的信号和基于DFF的QCG模块输出的四值时钟波形。图3的模 拟结果表明，本发明即基于DFF的QCG模块具有正确的逻辑功能。
总结：由于本发明只使用了两个D触发器，两个门电路和八个MOS管， 且能用目前常规的CMOS工艺进行制造，所以，发明的基于DFF的QCG模块电 路简单。经分析，所述基于DFF的QCG模块是一个能自启动的电路，且四值时 钟的四个电平值是四个电压源经导通的MOS管输出形成，因此本发明工作稳 定高效。总之，基于DFF的QCG模块具有正确的逻辑功能，解决了目前没有实 际集成电路产生四值时钟的问题。填补了产生四值时钟电路的空白，这体现了 本发明具有新颖性、创造性和实用性，符合专利法授予专利权的规定。