带有片上用户非易失性存储器的可编程逻辑器件.pdf

本发明公开一种带有片上用户非易失性存储器的可编程逻辑器件，包括：可编程逻辑阵列，是用户定义的可编程逻辑阵列，包括SRAM阵列和逻辑接口；SRAM阵列用于存储外部的编程数据并对可编程逻辑阵列进行实时控制，以使其形成用户定义逻辑，实现用户的功能；非易失性存储器，包括一个或多个存储可编程逻辑数据和一个或多个存储用户数据；该非易失性存储器只有一个接口，非易失性存储器通过该与编程控制器连接；编程控制器，通过数据总线及地址总线和对应的控制信号对非易失性存储器进行读写；编程控制器还与用户定义的可编程逻辑阵列连接，实现用户定义逻辑对用户数据的随机读写。具有使用方便、成本低且布局灵活的特点。

权利要求书1.  一种带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，包括：可编程逻辑阵列，是用户定义的可编程逻辑阵列，包括SRAM阵列和逻辑接口；SRAM阵列用于存储外部的编程数据并对可编程逻辑阵列进行实时控制，以使其形成用户定义逻辑，实现用户的功能；非易失性存储器，包括一个或多个存储可编程逻辑数据和一个或多个存储用户数据；该非易失性存储器只有一个接口，非易失性存储器通过该与编程控制器连接；编程控制器，通过数据总线及地址总线和对应的控制信号对非易失性存储器进行读写；编程控制器还与用户定义的可编程逻辑阵列连接，实现用户定义逻辑对用户数据的随机读写。2.  根据权利要求1所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，在非易失性存储器中的用户数据能够对SRAM阵列中存储单元在上电时自动初始化。3.  根据权利要求1或2所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述非易失性存储器是E2PROM、快闪存储器、FRAM或一次性可写存储器OTP。4.  根据权利要求1或2所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述编程控制器能够接受外部的编程数据，对非易失性存储器进行编程写操作，对SRAM阵列进行编程写操作，在可编辑逻辑器件上电时将非易失存储器的编程数据加载SRAM阵列，在可编辑逻辑器件上电时将非易失存储器的用户数据初始化给SRAM阵列，通过逻辑接口实现用户定义逻辑读写非易失存储器中的用户数据。5.  根据权利要求4所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述可编程逻辑阵列中的逻辑接口采用广泛的标准协议，JTAG，SPI，I2C或CPU。6.  根据权利要求1所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述编程控制器与非易失性存储器连接的接口为异步存储器读写接口，实现对非易失性存储器进行读写。7.  根据权利要求1所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述编程控制器与非易失性存储器连接的接口为同步存储器读写接口或双倍速率DDR存储器读写接口，实现对非易失性存储器进行读写。8.  根据权利要求4所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述编程控制器与可编程逻辑阵列中的逻辑接口连接，能够使用户通过编程控制器对非易失存储器进行读写的操作与常用的存储器读写方式相同。9.  根据权利要求8所述的带有片上用户非易失性存储器的可编程逻辑器件，其特征在于，所述编程控制器与可编程逻辑阵列中的逻辑接口连接的接口为异步存储器读写接口，同步存储器读写接口或双倍速率DDR存储器读写接口。

说明书带有片上用户非易失性存储器的可编程逻辑器件
技术领域
本发明涉及集成电路领域，更具体地，涉及一种带有片上用户非易失性存储器的非易失性可编程逻辑器件。
背景技术
在集成电路开发后半个世纪，应用在集成电路领域的可编程逻辑器件就变得无处不在，电脑，手机和其他数字电器成为现代社会结构不可缺少的一部分。这是因为，现代计算，交流，制造和交通系统，包括互联网，全都依赖于集成电路的存在。这些年来，集成电路持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路。这样增加了每单位面积容量，可以降低成本和增加功能（见摩尔定律），集成电路中的晶体管数量，每1.5年增加一倍。总之，随着外形尺寸缩小，几乎所有的指标都改善了，包括单位成本和开关功率消耗下降，速度提高。
集成电路的分类方法很多，按照功能可分为存储器（Memory），微处理器(CPU)，定制电路（ASICs）和可编程逻辑器件（Programmable Logic Device PLD）。可编程逻辑器件PLD中又可分为SPLD（简单PLD），CPLD（复杂PLD），FPGA现场可编程门阵列（Field Programmable Gate Array）。期中FPGA如今已成为主流，下面以FPGA来代替可编程逻辑器件。
FPAG 晶片是一种可以在上电之后再把需要的控制程式输入的晶片，它不是固定的电路，而是一种可以视需要而改变功能的晶片，它的功能可以随着输入的数据而改变。
FPGA从存储编程数据的特性来讲分为易失性FPGA和非易失性FPGA两种。易失性FPGA通常采用SRAM存储器来存放编程数据流文件。在器件上电时，一般要由外部CPU编程，或者自动由外部的非易失性存储器中加载编程数据流文件。而非易失性FPGA由于自身存储器中已保留编程数据流文件，上电后即可进入工作状态。
非易失性FPGA的实现主要有两种情景：一种是用非易失性存储器直接控制逻辑电路。目前所有的SPLD，CPLD和部分非易失性FPGA都是采用此方式。
另一种非易失性FPGA还是以SRAM直接控制逻辑电路，但在芯片上同时有非易失性存储器。在器件上电时，编程数据流文件会从非易失性存储器自动加载到SRAM中。这种技术还有一个变种，就是将易失性FPGA器件和一个非易失性存储器器件封装在一个封装中。使其在外表看来是一个非易失性FPGA。但在上电工作速度方面要明显低于真正的另非易失性FPGA。
美国专利号US 7,190,190 B1公开了“PROGRAMMABLE LOGIC DEVICE WITH ON-CHIP NONVOLATILE USER MEMORY”，该文件的所公开的技术内容可参见图1、2。图1中，展示了该专利的主要的创新点；可编程器件中包括一个用户定义的可编程逻辑部分（602）和一个非易失性的存储器部分（606）。非易失性的存储器部分包括一个存储可编程逻辑数据的部分及一个存储用户数据的部分。用户数据可由用户的可编程逻辑部分来读写。而实现这个功能是因为非易失性的存储器阵列有两个接口：一个接口可联接可编程逻辑数据的部分，而第二个接口可联接用户数据的部分。
在图2中，展示了用户实现对用户数据的部分的存储器进行读写操作的方式。其特点是有移位寄存器（Shift Register）分别控制地址（824）及数据（Data Register 828）；一行一行的将数据写入和读出，且以往的片上非易失性存储器操作都是传统的移位寄存器方式，这种移位寄存器方式的数据写入与读出是一行一行的，无法实现“跳转”。
发明内容
为了克服上述现有技术的不足，本发明的提出一种使用方便、成本低且布局灵活的带有片上用户非易失性存储器的可编程逻辑器件。
为了实现上述目的，本发明的技术方案为：
一种带有片上用户非易失性存储器的可编程逻辑器件，包括：
可编程逻辑阵列，是用户定义的可编程逻辑阵列，包括SRAM阵列和逻辑接口；SRAM阵列用于存储外部的编程数据并对可编程逻辑阵列进行实时控制，以使其形成用户定义逻辑，实现用户的功能；
非易失性存储器，包括一个或多个存储可编程逻辑数据和一个或多个存储用户数据；该非易失性存储器只有一个接口，非易失性存储器通过该与编程控制器连接；
编程控制器，通过数据总线及地址总线和对应的控制信号对非易失性存储器进行读写；编程控制器还与用户定义的可编程逻辑阵列连接，实现用户定义逻辑对用户数据的随机读写。
上述可编程逻辑器件中包括一个用户定义的可编程逻辑部分和片上一个非易失性存储器部分。非易失性存储器只有一个接口，由专门的编程控制器连接。通过这一个接口可管理整个非易失性存储器。非易失性存储器包括一个或多个存储可编程逻辑数据的部分和一个或多个存储用户数据的部分；在具体设置过程中它们的位置没有任何限制；用户数据可由用户的可编程逻辑部分来读写。
对整个非易失性存储器的读写由编程控制器通过数据总线及地址总线和相应的控制信号来实现。编程控制器连接用户定义的可编程逻辑部分来方便用户逻辑对用户数据的随机读写。
与现有技术相比，本发明的有益效果为：
1）用户可以使用片上（可编程逻辑器件）的非易失性存储器。其采用了随机存储单元的访问方式，大大方便了用户的使用，并使可存储的数据类型远远超过了现有技术，如可存储并执行CPU的程序代码。
2）使用一个接口访问片上非易失性存储器的方式，大大简化了芯片设计，有效的降低了芯片成本。
3）片上（可编程逻辑器件）非易失性存储器各种数据的位置不受限制，方便了芯片整体设计及布局的灵活性。可节省芯片的面积而降低生产成本。
附图说明
图1、2为现有技术的结构示意图。
图3为本发明的整体架构图。
图4为一个典型FPGA逻辑阵列架构图。
图5为一个典型FPGA逻辑阵列架构图。
图6为非易失性存储器的接口示意图。
图7为用户逻辑与编程控制模块的接口意图。
具体实施方式
下面结合附图对本发明做进一步的描述，但本发明的实施方式并不限于此。
如图3，一种带有片上用户非易失性存储器的可编程逻辑器件，包括：
可编程逻辑阵列，是用户定义的可编程逻辑阵列，包括SRAM阵列和逻辑接口；SRAM阵列用于存储外部的编程数据并对可编程逻辑阵列进行实时控制，以使其形成用户定义逻辑，实现用户的功能；
非易失性存储器，包括一个或多个存储可编程逻辑数据和一个或多个存储用户数据；该非易失性存储器只有一个接口，非易失性存储器通过该与编程控制器连接；
编程控制器，通过数据总线及地址总线和对应的控制信号对非易失性存储器进行读写；编程控制器还与用户定义的可编程逻辑阵列连接，实现用户定义逻辑对用户数据的随机读写。
在非易失性存储器中的用户数据可对片上（可编程逻辑器件）的SRAM阵列中存储单元在上电时自动初始化。
在本实施方式中，非易失性存储器是但不限于E2PROM、快闪存储器、FRAM或一次性可写存储器OTP。
图3展示了可编程器件中包括一个用户定义的可编程逻辑部分和一个非易失性的存储器部分。非易失性的存储器部分只有一个接口，由专门的编程控制器联结。非易失性存储器包括一个或多个存储可编程逻辑数据的部分和一个或多个存储用户数据的部分。它们的位置没有任何限制。用户数据可由用户的可编程逻辑部分来读写。
SRAM阵列是用来存储编程数据并对可编程逻辑阵列进行实时控制，以使其形成用户定义逻辑，实现用户的功能。
所述编程控制器能够实现以下功能：
1）接受外部的编程数据，
2）对非易失性存储器进行编程写操作，
3）对SRAM阵列进行编程写操作，
4）在可编辑逻辑器件上电时将非易失存储器的编程数据加载SRAM阵列，
5）在可编辑逻辑器件上电时将非易失存储器的用户数据初始化给用户静态存储器模块，
6）通过逻辑接口实现用户定义逻辑读写非易失存储器中的用户数据。
在本实施方式中，可编程逻辑阵列中的逻辑接口采用广泛的标准协议，JTAG，SPI，I2C或CPU。
图4展示了一个典型的FPGA可编程器件的可编程逻辑阵列。其中每个模块及其之间的联线的逻辑，都是由SRAM阵列来控制的。
图5展示了编程控制器如何对SRAM阵列进行读写，是用移位寄存器的方式。具体操做如下：
1.所有地址指针移位寄存器（ASR）初始值为“0”
2.移入“1”到第0位的ASR。其它位均为“0”。因此，第0行的SRAM单元均被选中。（这里每个单元为1位）
3.将一行的数据移入整个数据移位寄存器（DSR）
4.用DSR的数据对选中的SRAM单元进行写入，因此第0行的SRAM单元被赋值
5.ASR中的数据“1”移位到第1位，除第一位为“1”外，其它位均为“0”。因此，第1行的SRAM单元被选中
6.重复以上3，4，5步骤直到最后一行
7.结束
图6展示了编编程控制器如何通过一个接口对整个非易失存储器进行读写。这里编程控制器与非易失性存储器连接的接口为一个常用的异步存储器读写接口。数据总线一般宽度为8，16，32，64位。地址总线宽度与非易失存储器的容量有关。如8位地址线的寻址范围为28=256。
具体操做如下：
1.地址寄存器存入要访问的SRAM单元地址，如第127单元（这里的单元可以是8，16，32，64位，是根椐数据总线宽度而定的）
2.地址寄存器数据由地址线送到存储器的解码器。由解码器选中第127SRAM单元。
3.数据寄存器送入数据，并处现在数据总线上
4.对选中的SRAM单元用数据总线上的数据进行写入，因此第127SRAM单元被赋值
5.结束
除了上述方式外，常用还有同步存储器读写接口和双倍速率（DDR）存储器读写接口可以应用。即编程控制器与非易失性存储器连接的接口还可以为同步存储器读写接口或双倍速率DDR存储器读写接口，实现对非易失性存储器进行读写。
图7展示了编程控制器与可编程逻辑阵列中的逻辑接口连接，其特点是让用户通过编程控制模块对非易失存储器进行读写的操作与常用的存储器读写方式相同。同样可使用异步存储器读写接口，同步存储器读写接口和双倍速率（DDR）存储器读写接口。
以上所述的本发明的实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神原则之内所作出的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。