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1、(10)申请公布号 CN 103106303 A(43)申请公布日 2013.05.15CN103106303A*CN103106303A*(21)申请号 201310028868.8(22)申请日 2013.01.25G06F 17/50(2006.01)(71)申请人浪潮电子信息产业股份有限公司地址 250014 山东省济南市高新区舜雅路1036号(72)发明人张锋(54) 发明名称一种根据信号线长度设计信号线上拉电阻的方法(57) 摘要本发明提供一种根据信号线长度设计信号线上拉电阻的方法，在I2C的具体线路设计和Layout设计中，首先要明确设计线路采用的线的容性，由于设计拓扑的不同，各。
2、个I2C的Layout设计长度也不尽相同，在实际的设计计算中，I2C的线宽保持在10mil，线的容性计算根据每inch约为3.3pf的容性来计算，实际的Layout设计完成之后，用Layout的距离计算器对每根I2C的线长都做具体的量取，根据设计要求，在BMC的输出端设计符合当前I2C线路的具体上拉电阻，通过这个方式的修改，才能在后续的测试中，使I2C的各个测量值都能符合产品要求。(51)Int.Cl.权利要求书1页 说明书2页 附图3页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书2页 附图3页(10)申请公布号 CN 103106303 ACN 103106。
3、303 A1/1页21.一种根据信号线长度设计信号线上拉电阻的方法，其特征在于，在I2C的具体线路设计和Layout设计中，首先要明确设计线路采用的线的容性，由于设计拓扑的不同，各个I2C的Layout 设计长度也不尽相同，在实际的设计计算中，I2C的线宽保持在10mil，线的容性计算根据每inch约为3.3pf的容性来计算，实际的Layout设计完成之后，用Layout的距离计算器对每根I2C的线长都做具体的量取，根据设计要求，在BMC的输出端设计符合当前I2C线路的具体上拉电阻，通过这个方式的修改，才能在后续的测试中，使I2C的各个测量值都能符合产品要求。权 利 要 求 书CN 10310。
4、6303 A1/2页3一种根据信号线长度设计信号线上拉电阻的方法技术领域0001 本发明涉及计算机通信领域，具体涉及一种根据信号线长度设计信号线上拉电阻的方法。背景技术0002 在I2C的设计中，之前的板型和外围的设备信息相对较少，板型结构简单，对于I2C的拓扑而言，更多的是单端对单端的设计，没有涉及到单根I2C对多路I2C设备的情况。同时各个板卡的外接设备也是越来越多，随着设备的增多，主板上需要做I2C管理的要求也越来越多，更多的I2C被要求支持多路设备。0003 在我们的设计中，I2C是作为BMC的输出信号，能够通过I2C来实现设备信息的读取、设备在线的寄存器修改、设备的信息共享等功能。I。
5、2C信号设计的好坏决定了主板上各个部件工作的稳定性甚至是可工作性。随着板型扩大，I2C的信号设计也越来越难，长度越长，信号线的衰减就越厉害，并且随着信号线容性的不同，各个信号线的品质也不尽相同，如何才能在当前的主板上选择合适的I2C信号设计线路是当前设计中最为重要的问题。0004 I2C 总线支持任何IC 生产过程(NMOS CMOS、双极性）。两线串行数据（SDA）和串行时钟 （SCL）线在连接到总线的器件间传递信息。每个器件都有一个唯一的地址识别（无论是微控制器MCU、LCD 驱动器、存储器或键盘接口），而且都可以作为一个发送器或接收器（由器件的功能决定）。0005 I2C的时钟频率相对而。
6、言，也不是很快，最小的I2C时钟在100K，最大的也就是400K，在目前的硬件环境下，理应能够支持更多以及更长设计的I2C线路。但是实际的I2C测试中，会碰到更多的问题就是I2C的上升时间出问题以及上升幅度有问题或者是建立保持时间有问题，导致I2C上的设备不能正常工作。发明内容0006 本发明的技术任务是解决现有技术的不足，提供一种根据信号线长度设计信号线上拉电阻的方法。0007 本发明的技术方案是按以下方式实现的，在I2C的具体线路设计和Layout设计中，首先要明确设计线路采用的线的容性，由于设计拓扑的不同，各个I2C的Layout 设计长度也不尽相同，在实际的设计计算中，I2C的线宽保持。
7、在10mil，线的容性计算根据每inch约为3.3pf的容性来计算，实际的Layout设计完成之后，用Layout的距离计算器对每根I2C的线长都做具体的量取，根据设计要求，在BMC的输出端设计符合当前I2C线路的具体上拉电阻，通过这个方式的修改，才能在后续的测试中，使I2C的各个测量值都能符合产品要求。0008 本发明的有益效果：工艺简单有效，能显著提高穿品质量和提高生产效率。附图说明说 明 书CN 103106303 A2/2页40009 图1是浪潮主板的I2C拓扑结构表；图2是I2C设计线路图；图3是I2C的SI测试曲线图。具体实施方式0010 下面结合附图对本发明的方法作进一步详细说明。
8、。0011 I2C的拓扑设计：BMC在I2C的出口端能够最大支持9路I2C的输出。在I2C的协议中，有7位寻址方式：第一个字节的头7 位组成了设备地址，最低位（LSB）是第8 位，它决定了传输的方向。第一个字节的最低位是“0”，表示BMC会写信息到被选中的设备；“1”表示BMC会向设备读信息，当发送了一个地址后，系统中的每个器件都在起始条件后将头7 位与它自己的地址比较，如果一样，器件会判定它被BMC寻址，至于是设备接收器还是设备发送器，都由R/W 位决定的。因此设备地址在一根I2C的设计拓扑中，是不能重复的。按照目前浪潮的板卡设计规划，可以分为Host类、温度类、PCIE外界板卡类等几个大类。
9、。同时板卡的温度读取中，为了在同一个I2C的线上能够支持更多的温度监控点，选择的EMC1053温度测试设备同样有多种型号，每个型号都具有不同的address，是I2C在系统应用中不会有冲突。0012 在I2C的具体线路设计和Layout设计中，首先要明确设计线路采用的线的容性。由于前面设计拓扑的不同，各个I2C的Layout 设计长度也不尽相同，在实际的计算中，I2C的线宽保持在10mil，线的容性计算根据每inch约为3.3pf的容性来计算。实际的Layout设计完成之后，用Layout的距离计算器对每根I2C的线长都做具体的量取，根据表格二的内容，在BMC的输出端设计符合当前I2C线路的具。
10、体上拉电阻，通过这个方式的修改，才能在后续的测试中，使I2C的各个测量值都能符合产品要求。0013 I2C设计的线容性和电阻关系表如下表所示：PhysicalbusSegmentCapacitance Pulluprange(100K) Pulluprange(400K)10to40pF 9.0Kto1.2K 2.2K40to100pF 7.2Kto1.2K 2.6Kto0.6K100to200pF 4.0Kto1.2K 1.4Kto0.6K200to300pF 2.6Kto1.2K 1.0Kto0.6K300to400pF 2.0Kto1.2K 0.7Kto0.6K除本发明的说明书公开的技术特征外均为本专业技术人员的公知技术。说 明 书CN 103106303 A1/3页5图1说 明 书 附 图CN 103106303 A2/3页6图2说 明 书 附 图CN 103106303 A3/3页7图3说 明 书 附 图CN 103106303 A。