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1、(10)申请公布号 CN 103106177 A(43)申请公布日 2013.05.15CN103106177A*CN103106177A*(21)申请号 201310036017.8(22)申请日 2013.01.08G06F 15/173(2006.01)(71)申请人西安电子科技大学地址 710071 陕西省西安市太白南路2号(72)发明人史江义 李涛 李超 马佩军邸志雄 郝跃(74)专利代理机构陕西电子工业专利中心 61205代理人田文英 王品华(54) 发明名称多核网络处理器的片上互联结构及其方法(57) 摘要本发明公开一种多核网络处理器片上互联结构及其方法，本发明结构中的快速互联模。
2、块、处理单元、快速共享资源之间通过读数据标识总线、写标识总线、写数据总线、命令总线连接。慢速互联模块、处理单元、慢速共享资源之间通过读数据标识总线、写标识总线、写数据总线、命令总线连接。本发明的方法包括：发送命令；选择命令；接收命令；判断命令是否为读命令；发送读数据标识信息；选择读数据标识信息；接收读数据标识信息；发送写标识信息；选择写标识信息；接收写标识信息；发送写数据信息；选择写数据信息；接收写数据信息。本发明提出了一种可用于多核网络处理器的结构简单、较高带宽、良好的并行性、可扩展性以及公平性的互联结构及其方法。(51)Int.Cl.权利要求书4页 说明书8页 附图4页(19)中华人民共和。
3、国国家知识产权局(12)发明专利申请权利要求书4页 说明书8页 附图4页(10)申请公布号 CN 103106177 ACN 103106177 A1/4页21.多核网络处理器的片上互联结构，其特征在于，快速互联模块与处理单元(1)、处理单元(2)、SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元之间用读数据标识总线、写标识总线、写数据总线、命令总线连接；慢速互联模块与处理单元(1)、处理单元(2)、DRAM控制单元(1)、DRAM控制单元(2)用读数据标识总线、写标识总线、写数据总线、命令总线连接；其中：所述的处理单元(1)和处理单元(2)，用于发送命令信息、。
4、写数据信息，接收读数据标识信息、写标识信息；所述的SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，用于快速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；所述的DRAM控制单元(1)、DRAM控制单元(2)，用于慢速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；所述的快速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，将SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元的读数据标识信息、写标识信息发。
5、送到处理单元(1)、处理单元(2)；所述的慢速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到DRAM控制单元(1)、DRAM控制单元(2)，将DRAM控制单元(1)、DRAM控制单元(2)的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。2.根据权利要求1所述的多核网络处理器的片上互联结构，其特征在于，所述快速互联模块中的读数据标识单元(1)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FI。
6、FO读总线与四个FIFO连接；所述的四个FIFO的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述的多路选择器的输出端通过读数据标识总线与处理单元(1)连接；所述快速互联模块中的读数据标识单元(2)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接。
7、；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过读数据标识总线与处理单元(2)连接；所述快速互联模块中的写标识单元(1)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网。
8、络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单权 利 要 求 书CN 103106177 A2/4页3元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与处理单元(1)连接；所述快速互联模块中的写标识单元(2)包括一个仲裁器、四个FIFO、一个多路选择器；所。
9、述仲裁器的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与处理单元(2)连接；所述快速互联模块中的写数据单元(1)包括一个译码器，所述译。
10、码器的输入端通过写数据总线与处理单元(1)连接；所述译码器的输入端通过数据选择总线与写标识单元(1)中的仲裁器连接；所述译码器的输出端通过写数据总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述快速互联模块中的写数据单元(2)包括一个译码器，所述译码器的输入端通过写数据总线与处理单元(2)连接；所述译码器的输入端通过数据选择总线与写标识单元(2)中的仲裁器连接；所述译码器的输出端通过写数据总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述的快速互联模块中的命令单元(1)包括一个仲裁器、两个FIFO、一个。
11、多路选择器，所述仲裁器的输入端通过命令总线与处理单元(1)、处理单元(2)连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述两个FIFO的输入端通过命令总线与处理单元(1)、处理单元(2)连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过命令总线与DRAM控制单元(1)、DRAM控制单元(2)连接；所述的仲裁器，用于监测输入的总线、FIFO空状态总线，控制FIFO的写入和读出，发出选择信号选通多路选择器；所述的FIF。
12、O，用于缓存对应的信息；所述的多路选择器，用于选通相应的数据通路；所述的译码器，用于选通相应的数据通路。3.根据权利要求1所述的多核网络处理器的片上互联结构，其特征在于，所述慢速互联模块中的读数据标识单元(3)包括一个仲裁器、两个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与DRAM控制单元(1)、DRAM控制单元(2)连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述的两个FIFO的输入端通过读数据标识总线与DRAM控制单元(1)、DRAM控制单元(2)连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通。
13、过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与处理单元(1)、处理单元(2)连接；所述慢速互联模块中的写标识单元(3)包括一个仲裁器、两个FIFO、一个多路选择器；权 利 要 求 书CN 103106177 A3/4页4所述仲裁器的输入端通过写标识总线与DRAM控制单元(1)、DRAM控制单元(2)连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述的两个FIFO的输入端通过写标识总线与DRAM控制单元(1)、DRAM控制单元(2)连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器。
14、连接；所述多路选择器的输入端通过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与处理单元(1)、处理单元(2)连接；所述慢速互联模块的写数据单元(3)包括一个多路选择器、一个译码器；所述多路选择器的输入端通过写数据总线与处理单元(1)、处理单元(2)连接；所述多路选择器的输入端通过选择总线与写标识单元(3)中的仲裁器连接；所述多路选择器的输出端通过输出总线与译码器连接；所述译码器的输入端通过选择总线与写标识单元(3)中的仲裁器连接；所述译码器的输出端通过写数据总线与DRAM控制单元(1)、DRAM控制单元(2)连接；所述的仲。
15、裁器，用于监测输入的总线、FIFO空状态总线，控制FIFO的写入和读出，发出选择信号选通多路选择器；所述的FIFO，用于缓存对应的信息；所述的多路选择器，用于选通相应的数据通路；所述的译码器，用于选通相应的数据通路。4.多核网络处理器的片上互联方法，包括如下步骤：(1)发送命令处理单元(1)与处理单元(2)发出数据请求命令；(2)选择命令2a)命令单元(1)与命令单元(2)中的仲裁器对命令总线上的命令信息进行译码，使能FIFO写总线，将命令信息写入先入先出队列FIFO；2b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的。
16、FIFO读总线，将命令信息读出先入先出队列FIFO；2c)多路选择器依据仲裁器发出的选择信号，选择相应的通路；(3)接收命令SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)通过对命令总线上的命令信息进行译码后，分别接收发往本单元的命令；(4)判断命令是否为读命令4a)SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)对接收的命令进行译码，获得处理单元发送的命令类型；4b)判断处理单元发送的命令类型是否为读命令，如果是，则执行步骤(5)；如。
17、果否，则执行步骤(8)；(5)发送读数据标识信息SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)发送读数据标识信息；(6)选择读数据标识信息6a)读数据标识单元(1)、读数据标识单元(2)中的仲裁器对读数据标识总线中的读数据标识信息进行译码，使能FIFO写总线，将读数据标识信息写入先入先出队列FIFO；权 利 要 求 书CN 103106177 A4/4页56b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将读数据标识信息读。
18、出先入先出队列FIFO；6c)多路选择器依据仲裁器发出的选择信号选择相应的通路；(7)接收读数据标识信息处理单元(1)、处理单元(2)通过对读数据标识总线上的读数据标识信息进行译码后，分别接收发往本单元的读数据标识信息；(8)发送写标识信息SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)发送读数据标识信息；(9)选择写标识信息9a)写标识单元(1)、写标识单元(2)中的仲裁器对写标识总线中的写标识信息进行译码，使能FIFO写总线，将写标识信息写入先入先出队列FIFO；9b)仲裁器监测FIFO空状态总线，对不为空的先。
19、入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将写标识信息读出先入先出队列FIFO；9c)多路选择器依据仲裁器发出的选择信号，选择相应的通路；(10)接收写标识信息处理单元(1)、处理单元(2)通过对写标识总线上的写标识信息进行译码后，分别接收发往本单元的写标识信息；(11)发送写数据信息处理单元(1)、处理单元(2)分别通过对接收的写标识信息进行译码后，发送写数据信息；(12)选择写数据信息写数据单元(1)、写数据单元(2)、写数据单元(3)中的译码器依据写标识单元(1)、写标识单元(2)、写标识(3)中仲裁器发出的数据选择信号，选择相应通路(。
20、13)接收写数据信息SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)通过对写数据总线上的写数据信息进行译码后，分别接收发往本单元的写数据信息。权 利 要 求 书CN 103106177 A1/8页6多核网络处理器的片上互联结构及其方法技术领域0001 本发明涉及网络装置领域，更进一步涉及多核网络处理器的片上互联结构及其方法。本发明可以使多核网络处理器在结构相对简单的同时提供较高的带宽，具有良好的并行性、可扩展性以及公平性。背景技术0002 主流网络处理器一般包括若干个多线程包处理器(PPE)，一个协处理器，动态随机。
21、存取存储器(DRAM)和静态随机存取存储器(SRAM)控制单元，加解密单元，网络数据流接口单元等。协处理器在系统启动时对网络处理器各单元进行配置，多个包处理器在网络处理器内部并行运行，通过预先编制好的微码来控制处理流程。存储单元(如DRAM和SRAM单元)、加解密单元、网络数据流接口单元等数据存储和处理单元均属于共享资源。提供共享资源及其用户之间进行数据和命令控制信息相互通信的结构称为互联，亦称总线，它是保证网络处理器高性能的决定性因素。0003 范勇所著“多处理器片上系统高性能总线互联关键技术研究”的论文中，公开了一种使用基于共享总线的互联结构。该结构由于在任一时间节点上仅允许单独的一组数据。
22、在总线上传输，因此该结构存在的不足是，缺乏扩展性以及通信带宽较低。0004 朱艳所著“多核CPU中交叉开关总线的设计”的论文中，公开了一种基于交叉开关的互联结构。该结构实现了处理单元和共享资源间点对点的连接，通信带宽并不会受到总线竞争的限制。但是该互联结构存在的不足是，结构复杂、在成本、面积方面要付出很大的代价。发明内容0005 本发明的目的在于克服上述现有技术的不足，提出了一种结构相对简单的同时可以提供较高带宽，并且具有良好的并行性、可扩展性以及公平性的互联结构及其方法。0006 本发明的多核网络处理器的片上互联结构，快速互联模块与处理单元(1)、处理单元(2)、SRAM控制单元(1)、SR。
23、AM控制单元(2)、网络包I/O接口单元、加解密单元之间用读数据标识总线、写标识总线、写数据总线、命令总线连接；慢速互联模块与处理单元(1)、处理单元(2)、DRAM控制单元(1)、DRAM控制单元(2)用读数据标识总线、写标识总线、写数据总线、命令总线连接。0007 处理单元(1)和处理单元(2)，用于发送命令信息、写数据信息，接收读数据标识信息、写标识信息。0008 SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，用于快速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息。0009 DRAM控制单元(1)、DRAM控制单元(2)，用于慢速地接收命令。
24、信息、写数据信息，发送读数据标识信息、写标识信息。0010 快速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送说 明 书CN 103106177 A2/8页7到SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，将SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。0011 慢速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到DRAM控制单元(1)、DRAM控制单元(2)，将DRAM控制单元(1)、DRAM控制单元(2)。
25、的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。0012 本发明多核网络处理器的片上互联方法，包括如下步骤：0013 (1)发送命令0014 处理单元(1)与处理单元(2)发出数据请求命令。0015 (2)选择命令0016 2a)命令单元(1)与命令单元(2)中的仲裁器对命令总线上的命令信息进行译码，使能FIFO写总线，将命令信息写入先入先出队列FIFO。0017 2b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将命令信息读出先入先出队列FIFO。0018 2c)多路选择器依据仲裁器。
26、发出的选择信号，选择相应的通路。0019 (3)接收命令0020 SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)通过对命令总线上的命令信息进行译码后，分别接收发往本单元的命令。0021 (4)判断命令是否为读命令0022 4a)SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)对接收的命令进行译码，获得处理单元发送的命令类型。0023 4b)判断处理单元发送的命令类型是否为读命令，如果是，则执行步骤(5)；如果否，则执行步骤(8)。00。
27、24 (5)发送读数据标识信息0025 SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)发送读数据标识信息。0026 (6)选择读数据标识信息0027 6a)读数据标识单元(1)、读数据标识单元(2)中的仲裁器对读数据标识总线中的读数据标识信息进行译码，使能FIFO写总线，将读数据标识信息写入先入先出队列FIFO。0028 6b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将读数据标识信息读出先入先出队列FIFO。0029 。
28、6c)多路选择器依据仲裁器发出的选择信号选择相应的通路。0030 (7)接收读数据标识信息0031 处理单元(1)、处理单元(2)通过对读数据标识总线上的读数据标识信息进行译码后，分别接收发往本单元的读数据标识信息。说 明 书CN 103106177 A3/8页80032 (8)发送写标识信息0033 SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)发送读数据标识信息。0034 (9)选择写标识信息0035 9a)写标识单元(1)、写标识单元(2)中的仲裁器对写标识总线中的写标识信息进行译码，使能FIFO写总线，将。
29、写标识信息写入先入先出队列FIFO。0036 9b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将写标识信息读出先入先出队列FIFO。0037 9c)多路选择器依据仲裁器发出的选择信号，选择相应的通路。0038 (10)接收写标识信息0039 处理单元(1)、处理单元(2)通过对写标识总线上的写标识信息进行译码后，分别接收发往本单元的写标识信息。0040 (11)发送写数据信息0041 处理单元(1)、处理单元(2)分别通过对接收的写标识信息进行译码后，发送写数据信息。0042 (12)选择写数据信息0。
30、043 写数据单元(1)、写数据单元(2)、写数据单元(3)中的译码器依据写标识单元(1)、写标识单元(2)、写标识(3)中仲裁器发出的数据选择信号，选择相应通路。0044 (13)接收写数据信息0045 SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)通过对写数据总线上的写数据信息进行译码后，分别接收发往本单元的写数据信息。0046 本发明与现有技术相比有以下特点：0047 第一，由于本发明的系统中每个共享资源都有一组命令总线、读数据标识总线、写标识总线、写数据总线，克服了现有技术共享总线结构所带来扩展性差的缺点。
31、，使得本发明共享资源的数量可以根据需要进行扩展。0048 第二，由于本发明的系统采用的互联结构使得各处理单元可以并行工作，克服了现有技术通信带宽比较低的缺点，从而使得本发明通信带宽比较高。0049 第三，由于本发明的系统将片上互联结构分为快速互联结构和慢速互联结构，克服了现有技术处理单元和共享资源之间点对点连接带来的结构复杂、面积大、成本高的缺点，使得本发明片上互联结构相对简单，面积和成本控制比较理想。0050 第四，由于本发明的方法保证了命令选择和数据选择的公平性，使得本发明处理单元和共享资源可以充分发挥性能。附图说明0051 图1是本发明结构的方框图；0052 图2是本发明结构中快速互联模。
32、块的方框图；0053 图3是本发明结构中慢速互联模块的方框图；说 明 书CN 103106177 A4/8页90054 图4是本发明方法的流程图。具体实施方式0055 下面结合附图对本发明的结构做进一步的描述。0056 参照附图1，本发明的结构包括处理单元(1)、处理单元(2)、SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)。由于SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元和DRAM控制单元(1)、DRAM控制单元(2)在接收数据和发送数据速度的快慢上存在差异，所以将片上互联分。
33、为快速互联模块和慢速互联模块。同时为了使片上互联结构具备良好的扩展性，处理单元(1)、处理单元(2)、SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)分别拥有一组读数据标识总线、写标识总线、写数据总线、命令总线。快速互联模块与处理单元(1)、处理单元(2)、SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元之间用读数据标识总线、写标识总线、写数据总线、命令总线连接；慢速互联模块与处理单元(1)、处理单元(2)、DRAM控制单元(1)、DRAM控制单元(2)用读数据标识总线、写标识总线、。
34、写数据总线、命令总线连接；处理单元(1)和处理单元(2)，用于发送命令信息、写数据信息，接收读数据标识信息、写标识信息；SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，用于快速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；DRAM控制单元(1)、DRAM控制单元(2)，用于慢速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；快速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，将SRAM控制单元(1)、SRAM控制单元(2)、网络。
35、包I/O接口单元、加解密单元的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)；慢速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到DRAM控制单元(1)、DRAM控制单元(2)，将DRAM控制单元(1)、DRAM控制单元(2)的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。0057 参照附图2，本发明结构中的快速互联模块包括读数据标识单元(1)、读数据标识单元(2)、写标识单元(1)、写标识单元(2)、写数据单元(1)、写数据单元(1)、命令单元(1)。这样每个处理单元分别与一组读数据标识单元、写标识单元、写数据单元相对应，可以使SR。
36、AM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元可以快速、并行地发送和接收数据信息。由于一个命令可以请求多组数据，SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元接收命令的次数远小于发送和接收数据的次数，所以快速互联模块中在处理单元(1)、处理单元(2)与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元之间只设置了一个命令单元(1)。在快速互联模块中的读数据标识单元(1)包括一个仲裁器、四个FIFO、一个多路选择器；仲裁器的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包。
37、I/O接口单元、加解密单元连接；仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；四个FIFO的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；多路选择器的输入端通过FIFO总线与四个FIFO连接；多路选择器的输入端通过选择总线与仲裁器说 明 书CN 103106177 A5/8页10连接；所述的多路选择器的输出端通过读数据标识总线与处理单元(1)连接。0058 快速互联模块中的读数据标识单元(2)包括一个仲裁器、四个FIFO、一个多路选择器；仲裁器的输入端。
38、通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；四个FIFO的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；多路选择器的输入端通过FIFO总线与四个FIFO连接；多路选择器的输入端通过选择总线与仲裁器连接；多路选择器的输出端通过读数据标识总线与处理单元(2)连接。0059 快速互联模块中的写标识单元(1)包括一个仲裁器、四个FIFO、一个多路选择器；。
39、仲裁器的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；四个FIFO的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；多路选择器的输入端通过FIFO总线与四个FIFO连接；多路选择器的输入端通过选择总线与仲裁器连接；多路选择器的输出端通过写标识总线与处理单元(1)连接。0060 快速互联模块中的写标识单元(2)包括一个仲裁器、四个FIFO、一个多路选择器。
40、；仲裁器的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；四个FIFO的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；多路选择器的输入端通过FIFO总线与四个FIFO连接；多路选择器的输入端通过选择总线与仲裁器连接；多路选择器的输出端通过写标识总线与处理单元(2)连接。0061 快速互联模块中的写数据单元(1)包括一个译码器，译码器的输入端通过写数据总。
41、线与处理单元(1)连接；译码器的输入端通过数据选择总线与写标识单元(1)中的仲裁器连接；译码器的输出端通过写数据总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接。0062 快速互联模块中的写数据单元(2)包括一个译码器，译码器的输入端通过写数据总线与处理单元(2)连接；译码器的输入端通过数据选择总线与写标识单元(2)中的仲裁器连接；译码器的输出端通过写数据总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接。0063 快速互联模块中的命令单元(1)包括一个仲裁器、两个FIFO、一个多路选择器，仲裁器的输入端通过命令。
42、总线与处理单元(1)、处理单元(2)连接；仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；两个FIFO的输入端通过命令总线与处理单元(1)、处理单元(2)连接；两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；多路选择器的输入端通过FIFO总线与两个FIFO连接；多路选择器的输入端通过选择总线与仲裁器连接；多路选择器的输出端通过命令总线与DRAM控制单元(1)、DRAM控制单元(2)连接。0064 仲裁器，用于监测输入的总线、FIFO空状态总线，控制先入先出队列FIFO的写入和读出，发出选择信号选通多路选择器；先入先出队列FIFO，用于缓存对应的信息；多路选说 明 书CN 103106177 A10。