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1、(10)申请公布号 CN 104362096 A(43)申请公布日 2015.02.18CN104362096A(21)申请号 201410619373.7(22)申请日 2014.11.05H01L 21/336(2006.01)(71)申请人上海华力微电子有限公司地址 201203 上海市浦东新区张江开发区高斯路568号(72)发明人周建华(74)专利代理机构上海思微知识产权代理事务所(普通合伙) 31237代理人王宏婧(54) 发明名称SiGe源漏MOS器件制造方法(57) 摘要一种SiGe源漏MOS器件制造方法，包括：在硅片中形成被浅沟槽隔离隔开的P型阱区和N型阱区，在硅片表面布置栅氧。
2、层，在硅表面形成栅极多晶硅，栅极多晶硅顶部存在硬掩模氮化硅图案，而且N型阱区的栅极多晶硅下的硅衬底两侧形成有浅掺杂区；在硅片表面布置氮化硅层；在氮化硅层上覆盖光阻；去除N型阱区上的光阻，而留下P型阱区上的光阻；减薄P型阱区上的光阻，使得P型阱区中的硬掩模氮化硅图案暴露；在P型阱区上的减薄后的光阻的遮盖下，对硅片进行湿法刻蚀，从而在N型阱区的栅极多晶硅两侧的硅衬底中刻蚀出U型凹槽，并且使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被减薄；在U型凹槽锗硅外延工艺以形成PMOS晶体管器件的SiGe源漏级。(51)Int.Cl.权利要求书1页 说明书4页 附图5页(19)中华人民共和国国家知识产权局(。
3、12)发明专利申请权利要求书1页 说明书4页 附图5页(10)申请公布号 CN 104362096 ACN 104362096 A1/1页21.一种SiGe源漏MOS器件制造方法，其特征在于包括：第一步骤：在硅片中形成被浅沟槽隔离隔开的P型阱区和N型阱区，在硅片表面布置栅氧层，在硅表面形成栅极多晶硅，栅极多晶硅顶部存在硬掩模氮化硅图案，而且N型阱区的栅极多晶硅下的硅衬底两侧形成有浅掺杂区；第二步骤：在硅片表面布置氮化硅层，使得氮化硅层覆盖栅极多晶硅上的硬掩模氮化硅图案；第三步骤：在氮化硅层上覆盖光阻；第四步骤：去除N型阱区上的光阻，而留下P型阱区上的光阻；第五步骤：减薄P型阱区上的光阻，使得P。
4、型阱区中的硬掩模氮化硅图案暴露；第六步骤：在P型阱区上的减薄后的光阻的遮盖下，对硅片进行湿法刻蚀，从而在N型阱区的栅极多晶硅两侧的硅衬底中刻蚀出U型凹槽，并且使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被减薄；第七步骤：在U型凹槽锗硅外延工艺以形成PMOS晶体管器件的SiGe源漏级。2.根据权利要求1所述的SiGe源漏MOS器件制造方法，其特征在于，第六步骤使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被完全刻蚀掉。3.根据权利要求1或2所述的SiGe源漏MOS器件制造方法，其特征在于，第六步骤使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被完全刻蚀掉，并且使得P型阱区10和N型阱区的栅极多。
5、晶硅上的硬掩模氮化硅图案被减薄。4.根据权利要求1或2所述的SiGe源漏MOS器件制造方法，其特征在于，第五步骤中，通过利用Ar离子轰击P型阱区上的光阻来减薄P型阱区上的光阻。5.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，所述方法用于制造CMOS电路。6.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，所述方法用于制造包括输入输出器件的CMOS电路。7.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能的方法，其特征在于，N型阱区中最终形成的器件为NMOS晶体管器件。8.根据权利要求1或2所述的改善浅沟槽隔离边缘SiC应力性能。
6、的方法，其特征在于，P型阱区中最终形成的器件可包括输入输出器件和/或NMOS晶体管器件。权 利 要 求 书CN 104362096 A1/4页3SiGe 源漏 MOS 器件制造方法技术领域0001 本发明涉及半导体制造领域，更具体地说，本发明涉及一种SiGe源漏MOS器件制造方法。背景技术0002 随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，如何改善迁移率以及器件性能(特别是PMOS)成为新工艺开发中最难以解决的问题。0003 源漏端嵌入式锗硅技术能够非常有效地改善空穴的迁移率。迁移率取决于载流子的有效质量和运动过程中受到的各种机制的散射，降低载流子有效质量或者减小散。
7、射几率都可以提高载流子的迁移率。当施加了适当的应力以后，由于半导体材料晶格常数发生改变，原子之间的作用力也随之变化，从而使原来简并的能带发生偏移或者分裂，进而可以降低载流子有效质量或者减小散射几率，最终使得载流子的迁移率得到提高。0004 在40G技术节点，大多数的公司采用的是U-型的嵌入式锗硅，此基本工艺包括的基本过程包括锗硅氮化硅遮蔽层的沉积，光刻定义图形，源漏区锗硅沟槽刻蚀，锗硅外延以及锗硅氮化硅遮蔽层去除。锗硅遮蔽层一般采用一定厚度的氮化硅，而多晶硅上因为在多晶硅沉积后就长了一层厚度在几十纳米左右的氮化硅，使得在后面的源漏区锗硅沟槽刻蚀只刻蚀PMOS的源漏区。在锗硅沟槽刻蚀形成后，PM。
8、OS源漏的有源区锗硅遮蔽层氮化硅及其下方的硅被刻蚀，多晶硅上的几十纳米的HM氮化硅层被部分刻蚀，而NMOS及IO器件区域的锗硅遮蔽层氮化硅及多晶硅上的几十纳米的HM氮化硅层，由于光阻的保护，没有任何的损失，工艺流程见图1至图4。接着会对表面先进行临场的预清洗，去除表面的氧元素以及硅的悬挂键。在锗硅外延工艺中，同时通入DCS、HCL和GEH4，源漏区的沟槽因为是硅表面，所以锗硅比较容易沉积在上面。而栅极的顶部和侧壁，有氮化硅保护层在，理论上氮化硅不容易沉积，即使有少量多晶的锗硅沉积，HCL也会刻蚀掉。在锗硅外延生长之后，之前沉积的一定厚度的锗硅遮蔽层氮化硅和多晶硅(Poly)上几十纳米的HM氮化。
9、硅层需要被去除，由于PMOS区域和NMOS及IO(输入输出)器件多晶硅上面的HM氮化硅层及锗硅遮蔽层氮化硅在之前刻蚀时的损耗不同，NMOS及IO器件上残留的氮化硅层会比较厚。在氮化硅去除时，如果湿法刻蚀的时间过长，所有区域的氮化硅层完全会被去除，但由于PMOS区域的氮化硅层较薄，氮化硅层被去除后，多晶硅会长时间暴露在热磷酸中，会出现多晶硅被刻蚀的情况，从而造成多晶硅的尺寸减小。如果湿法刻蚀时间增加20，多晶硅的关键尺寸会减小910纳米。如果湿法刻蚀时间不够，NMOS及IO器件上残留的氮化硅层比较厚，刻蚀不干净，氮化硅层会残留下来，形成氮化硅残留缺陷。而且由于湿法刻蚀工艺所用的化学试剂，比如热磷。
10、酸，由于使用周期时间长短不一，新旧酸对氮化硅的刻蚀速率也不尽相同，因此湿法刻蚀工艺的控制相当困难，工艺的变化量相当大。发明内容0005 本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够减少说 明 书CN 104362096 A2/4页4SiN残留物缺陷的的SiGe源漏MOS器件制造方法。0006 为了实现上述技术目的，根据本发明，提供了一种SiGe源漏MOS器件制造方法，其特征在于包括：第一步骤：在硅片中形成被浅沟槽隔离隔开的P型阱区和N型阱区，在硅片表面布置栅氧层，在硅表面形成栅极多晶硅，栅极多晶硅顶部存在硬掩模氮化硅图案，而且N型阱区的栅极多晶硅下的硅衬底两侧形成有浅掺杂。
11、区；第二步骤：在硅片表面布置氮化硅层，使得氮化硅层覆盖栅极多晶硅上的硬掩模氮化硅图案；第三步骤：在氮化硅层上覆盖光阻；第四步骤：去除N型阱区上的光阻，而留下P型阱区上的光阻；第五步骤：减薄P型阱区上的光阻，使得P型阱区中的硬掩模氮化硅图案暴露；第六步骤：在P型阱区上的减薄后的光阻的遮盖下，对硅片进行湿法刻蚀，从而在N型阱区的栅极多晶硅两侧的硅衬底中刻蚀出U型凹槽，并且使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被减薄；第七步骤：在U型凹槽锗硅外延工艺以形成PMOS晶体管器件的SiGe源漏级。0007 优选地，第六步骤使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被完全刻蚀掉。0008 优选地。
12、，第六步骤使得P型阱区和N型阱区的栅极多晶硅上的氮化硅层被完全刻蚀掉，并且使得P型阱区10和N型阱区的栅极多晶硅上的硬掩模氮化硅图案被减薄。0009 优选地，第五步骤中，通过利用Ar离子轰击P型阱区上的光阻来减薄P型阱区上的光阻。0010 本发明在锗硅光刻工艺后，嵌壁硅刻蚀前，引入Ar离子轰击光阻，使得NMOS及IO器件区域栅极多晶硅上的几十纳米的硬掩模氮化硅层上面的光阻被Ar离子去除掉一部分，直至栅极多晶硅上的硬掩模氮化硅层暴露出来。NMOS及IO器件区域氮化硅层暴露在刻蚀反应过程中，也会被刻蚀掉一部分，嵌壁硅刻蚀完成后的氮化硅残留层与PMOS的栅极多晶硅上的氮化硅残留层厚度相当，解决了不同。
13、器件在刻蚀完成后栅极多晶硅顶部氮化硅厚度差异太大的问题，使得后续锗硅氮化硅遮蔽层移除工艺得到很好的控制，解决了锗硅工艺后氮化硅残留物缺陷，而且解决了栅极多晶硅关键尺寸减小及氮化硅移除工艺难控制的问题。附图说明0011 结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：0012 图1至图4示意性地示出了根据现有技术的SiGe源漏MOS器件制造方法的流程图。0013 图5至图9示意性地示出了根据本发明优选实施例的SiGe源漏MOS器件制造方法的流程图。0014 需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并。
14、非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式0015 为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。说 明 书CN 104362096 A3/4页50016 本发明从锗硅工艺制程集成着手，优化锗硅光刻及后续嵌壁硅刻蚀(Si Recess Etch，也称为硅凹槽刻蚀)工艺，解决了上述氮化硅残留、多晶硅的关键尺寸减小及工艺控制度较难的问题。0017 为了清除地解释本发明的原理，先简要描述现有技术的流程。图1至图4示意性地示出了根据现有技术的SiGe源漏MOS器件制造方法的流程图。如图1至图4所示，根据现有技术的SiGe源。
15、漏MOS器件制造方法的流程图包括：0018 在硅片中形成被浅沟槽隔离30隔开的P型阱区10和N型阱区20，在硅片表面布置栅氧层40，在硅表面形成栅极多晶硅50(如图1所示)，栅极多晶硅50顶部存在硬掩模氮化硅图案60，而且N型阱区20的栅极多晶硅50下的硅衬底两侧形成有浅掺杂区21；0019 而且例如，在栅极多晶硅50的侧壁和顶部可形成有氧化层；显然，该步骤可以采用现有技术的任意适当方式实现。0020 在硅片表面布置氮化硅层70，使得氮化硅层70覆盖栅极多晶硅50上的硬掩模氮化硅图案60；0021 在氮化硅层70上覆盖光阻80，得到的结构如如图1所示；0022 去除N型阱区20上的光阻80，而。
16、留下P型阱区10上的光阻80，得到的结构如如图2所示；0023 在P型阱区10上的光阻80的遮盖下，对N型阱区20的栅极多晶硅50两侧的硅衬底执行嵌壁硅进行湿法刻蚀以刻蚀出U型凹槽22，其中使得栅极多晶硅50上的总的氮化硅减薄，得到的结构如如图3所示；0024 在U型凹槽22锗硅外延工艺以形成PMOS晶体管器件的SiGe源漏级23，得到的结构如如图4所示。0025 对比上述现有技术的流程图，下面将描述本发明的优选实施例。0026 图5至图9示意性地示出了根据本发明优选实施例的SiGe源漏MOS器件制造方法的流程图。0027 具体地，如图5至图9所示，根据本发明优选实施例的SiGe源漏MOS器件。
17、制造方法包括：0028 第一步骤：在硅片中形成被浅沟槽隔离30隔开的P型阱区10和N型阱区20，在硅片表面布置栅氧层40，在硅表面形成栅极多晶硅50(如图5所示)，栅极多晶硅50顶部存在硬掩模氮化硅图案60，而且N型阱区20的栅极多晶硅50下的硅衬底两侧形成有浅掺杂区21；0029 而且例如，在栅极多晶硅50的侧壁和顶部可形成有氧化层；显然，该第一步骤可以采用现有技术的任意适当方式实现。0030 N型阱区20中最终形成的器件为NMOS晶体管器件，例如，P型阱区10中最终形成的器件可包括输入输出器件/NMOS晶体管器件。0031 第二步骤：在硅片表面布置氮化硅层70，使得氮化硅层70覆盖栅极多晶。
18、硅50上的硬掩模氮化硅图案60；0032 第三步骤：在氮化硅层70上覆盖光阻80，得到的结构如如图1所示；0033 第四步骤：去除N型阱区20上的光阻80，而留下P型阱区10上的光阻80，得到的结构如如图6所示；说 明 书CN 104362096 A4/4页60034 第五步骤：减薄P型阱区10上的光阻80，使得P型阱区10中的硬掩模氮化硅图案60暴露，得到的结构如如图7所示；例如可以通过利用Ar离子轰击P型阱区10上的光阻80来减薄P型阱区10上的光阻80。0035 第六步骤：在P型阱区10上的减薄后的光阻80的遮盖下，对硅片进行湿法刻蚀，从而在N型阱区20的栅极多晶硅50两侧的硅衬底中刻蚀。
19、出U型凹槽22，并且使得P型阱区10和N型阱区20的栅极多晶硅50上的氮化硅层70被减薄(或者，使得P型阱区10和N型阱区20的栅极多晶硅50上的氮化硅层70被完全刻蚀掉，并且可以使得P型阱区10和N型阱区20的栅极多晶硅50上的硬掩模氮化硅图案60被减薄)，得到的结构如如图8所示；0036 第七步骤：在U型凹槽22锗硅外延工艺以形成PMOS晶体管器件的SiGe源漏级23，得到的结构如如图9所示。0037 在上述流程中，由于PMOS与NMOS及IO器件的栅极多晶硅上的氮化硅残留层厚度相当，湿法刻蚀工艺可以很好的进行控制，使得氮化硅层完全移除，减少了氮化硅残留缺陷，同时不会造成栅极多晶硅被刻蚀。。
20、0038 由此可以看出，本发明在锗硅光刻工艺后，嵌壁硅刻蚀前，引入Ar离子轰击光阻，使得NMOS及IO器件区域栅极多晶硅上的几十纳米的硬掩模氮化硅层上面的光阻被Ar离子去除掉一部分，直至栅极多晶硅上的硬掩模氮化硅层暴露出来。NMOS及IO器件区域的氮化硅层暴露在刻蚀反应过程中，也会被刻蚀掉一部分，嵌壁硅刻蚀完成后的氮化硅残留层与PMOS的栅极多晶硅上的氮化硅残留层厚度相当，解决了不同器件在刻蚀完成后栅极多晶硅顶部氮化硅厚度差异太大的问题，使得后续锗硅氮化硅遮蔽层移除工艺得到很好的控制，解决了锗硅工艺后氮化硅残留物缺陷，而且解决了栅极多晶硅关键尺寸减小及氮化硅移除工艺难控制的问题。0039 可以。
21、理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。说 明 书CN 104362096 A1/5页7图1图2说 明 书 附 图CN 104362096 A2/5页8图3图4说 明 书 附 图CN 104362096 A3/5页9图5图6说 明 书 附 图CN 104362096 A4/5页10图7图8说 明 书 附 图CN 104362096 A10。