测试线结构以及用于执行晶圆验收测试的方法技术领域
本发明总体涉及半导体领域，更具体地，涉及晶圆上的测试结构以及用于执行晶
圆验收测试的方法。
背景技术
在标准的半导体工艺中，为了评估每道工序的效率以及确定在各道工序之后器件
的性能，对晶圆执行验收测试(WAT)。晶圆验收测试的主要目的是确定半导体工艺的稳定性
以及提高器件的产量。通过晶圆验收测试，在某种程度上确保了晶圆的质量和稳定性。
发明内容
根据本发明的一个方面，提供了一种晶圆上的测试线结构，包括：第一测试焊盘，
形成在所述晶圆的划线中；第二测试焊盘，形成在所述划线中；待测晶体管，形成在所述划
线中并且连接在所述第一测试焊盘与所述第二测试焊盘之间；器件，形成在所述划线中并
且连接在所述第一测试焊盘与所述待测晶体管之间；以及第三测试焊盘，形成在所述划线
中并且连接在所述器件与所述待测晶体管之间，其中，当向所述第一测试焊盘施加第一电
压时，经由所述第二测试焊盘或所述第一测试焊盘测量流经所述待测晶体管的电流，其中，
根据来自所述第三测试焊盘的第二电压来确定所述第一电压。
根据本发明的另一方面，提供了一种用于执行晶圆验收测试的方法，包括：提供形
成在晶圆的划线中的测试线结构，其中，所述测试线结构包括：第一测试焊盘；第二测试焊
盘；待测晶体管，连接在所述第一测试焊盘与所述第二测试焊盘之间；器件，连接在所述第
一测试焊盘与所述待测晶体管之间；和第三测试焊盘，连接在所述器件与所述待测晶体管
之间；当向所述第一测试焊盘施加第一电压时，经由所述第二测试焊盘或所述第一测试焊
盘获得流经所述待测晶体管的电流，其中，根据来自所述第三测试焊盘的第二电压来确定
所述第一电压；以及根据获得的所述电流和来自所述第三测试焊盘的所述第二电压来确定
所述测试线结构是否正常。
根据本发明的又一方面，提供了一种晶圆上的矩阵测试线结构，包括：第一测试焊
盘，在所述晶圆的划线中形成；第二测试焊盘，在所述划线中形成；以及多个测试线结构，形
成在所述划线中，其中，所述多个测试线结构的每一个均包括：待测晶体管，连接在所述第
一测试焊盘与所述第二测试焊盘之间；第一开关，连接在所述第一测试焊盘与所述待测晶
体管之间；和第三测试焊盘，连接在所述第一开关与所述待测晶体管之间，其中，所述第一
开关中的一个导通并且所述第一开关中的其他开关断开，并且在对应于导通的所述第一开
关的测试线结构中，当向所述第一测试焊盘施加第一电压时，经由所述第二测试焊盘或所
述第二测试焊盘测量流经所述待测晶体管的电流，其中，根据来自对应于导通的所述第一
开关的所述测试线结构的所述第三测试焊盘的第二电压来确定所述第一电压。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应
该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚地讨论，各
个部件的尺寸可以任意地增加或减少。
图1示出了根据本发明的一些实施例在半导体晶圆上形成的测试线结构的平面
图。
图2例示了根据本发明的一些实施例用于图1的半导体晶圆的晶圆验收测试的实
例。
图3示出了根据本发明的一些实施例的测试线结构。
图4示出了根据本发明的一些实施例的矩阵测试线结构。
图5示出了根据本发明的一些实施例的用于实施晶圆验收测试的方法。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下
描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。在一些实
施例中，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中
第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第
二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明
在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并
未指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变化例。贯穿各个视图和示例性实施例，相同的参考标号用
于指代相同的元件。应该理解，可以在公开的方法之前、期间和/或之后提供额外的操作，并
且对于方法的其它实施例，可以代替或消除所描述的一些操作。
集成电路的制造流程可主要分成三个阶段，如下：(1)半导体晶圆的制造，(2)半导
体晶圆上的集成电路的制造，以及(3)集成电路的切割、电测试、分类以及封装。当在半导体
晶圆上制造集成电路时，整个衬底被不均匀地分割成许多单独的管芯，并且相邻的管芯由
划线分隔开。
在半导体制造工艺中，介电膜的性能应当在制造工艺之后通过晶圆验收测试
(WAT)来评估，以便确定半导体器件的使用寿命。
在半导体晶圆上的集成电路的制造工艺完成之后但是在将晶圆切割成管芯之前，
进行晶圆验收测试以得到产率。在晶圆验收测试之前，一些电连接至其上的测试线结构
(即，测试键和测试焊盘)已经形成在围绕管芯的划线内。在晶圆验收测试中，该测试线结构
经由测试焊盘电连接至外部电路或探针卡的探针以检查集成电路工艺的质量。与形成在管
芯中的器件类似的器件也作为测试线结构的一部分在划线中形成。
本发明针对用于晶圆验收测试的测试线结构。本发明的实施例包括测试线结构以
及使用该测试线结构的测试方法。这还有益于其他活动，诸如产率分析、试验设计(DOE)、统
计分裂(statistical split)、以及自定义用户测试键输入等。
图1示出了根据本发明的一些实施例在半导体晶圆100上形成的测试线结构110的
平面图。该半导体晶圆100包括在相邻各晶圆管芯130之间的多个划线120。在划线120中形
成测试线结构110，并且测试线结构110可用于测试或其他功能，如下文讨论。每个测试线结
构110均包括一个或多个测试焊盘，诸如晶圆验收测试阵列焊盘和光学临界尺寸(OCD)焊
盘。在本实施例中，每个管芯130均包括管芯密封环140，使得当提供该半导体晶圆100以进
行组装时，每个管芯相应地受到保护。
划线120形成在管芯130和管芯密封环140的外侧并且围绕整个管芯密封环140。管
芯密封环140在管芯130与划线120之间形成，使得在划割半导体晶圆时管芯密封环140能够
用作保护管芯130免受外部应力的阻挡壁。通过使用刀具实施切割操作以将半导体晶圆沿
划线切割成单独的管芯。
为了评估每道工序的效率以及在各工序之后确认器件的性能，对晶圆执行验收测
试(WAT)。晶圆验收测试包括对形成在器件的外围区域(例如，图1的划线120)周围的焊盘进
行电测试。晶圆验收测试的主要目的是确定半导体工艺的稳定性以及提高器件的产率。通
过晶圆验收测试，在某种程度上确保了晶圆的质量和稳定性。
图2示出了根据本发明的一些实施例的对图1的半导体晶圆100进行晶圆验收测试
的实例。在图2中，使用探针卡210来执行晶圆验收测试。探针卡210包括多个探针220。应当
理解，存在多种类型的探针220，诸如电气探针引脚、光学探针和/或磁性探针。探针卡210的
探针220被制造成与测试线结构110接触，因此首先需要识别测试线结构110的测试焊盘的
位置。在探针卡210的探针220接触测试线结构110的测试焊盘之后，探针卡210顺序地且反
复地通过探针220向测试线结构110施加测试信号，然后通过探针220从测试线结构110接收
响应。探针卡210通常连接至测试装置(测试器)230，并且测试装置230能够实施各种测试程
序以及记录半导体晶圆200的测试结果。在后段制程(BEOL)测试中，测试线结构110能够提
供基于不同参数的工艺稳定性。在完成测试之后，不合格的管芯被涂上油墨和/或经由测试
装置230识别有缺陷的工艺结果。然后沿划线切割半导体晶圆100。因此，产生集成电路器件
(芯片)。
在一些实施例中，半导体晶圆100使用铜金属结构以互连各种晶圆管芯16上的电
路。铜金属结构包括多个金属层，例如，由一个或多个层间电介质层分隔开的五层。对于每
一层，介电层蚀刻有图案，在图案化的介电层上方沉积铜，并且通过化学机械平坦化(CMP)
工艺去除沉积的铜的顶部部分。全部工艺不仅能够用来制造金属互连件，并且双镶嵌工艺
能够用来制造通孔和其他层间连接件。应当理解，不同层能够具有其他材料，诸如铜合金
和/或铝。
在一些实施例中，期望铜互连件的厚度和宽度具有合适的尺寸以确保如可靠性和
合适的薄层电阻等。因此，测试线结构110能够提供结构，通过该结构，这些测量能够在管芯
外部进行。
图3示出了根据本发明的一些实施例的测试线结构300。在半导体晶圆的划线中实
现该测试线结构300，并且该测试线结构300包括测试焊盘310、测试焊盘320、测试焊盘330、
测试焊盘340、器件350、以及待测晶体管360。
测试焊盘310连接至器件350，并且器件350连接在测试焊盘310与测试焊盘330之
间。待测晶体管360连接在测试焊盘330与测试焊盘320之间。
在本实施例中，待测晶体管360为NMOS晶体管。测试焊盘330连接至待测晶体管360
的漏极。测试焊盘320连接至待测晶体管360的源极。测试焊盘340连接至待测晶体管360的
栅极。此外，测试焊盘320还连接至待测晶体管360的基极(bulk)。
在一些实施例中，待测晶体管360可为PMOS晶体管。测试装置将向用于PMOS晶体管
的测试焊盘310、测试焊盘320以及测试焊盘340提供相应电压。
在一些实施例中，待测晶体管360可为其他有源器件，这些器件的小信号模型不是
无源的(例如，晶体管和隧道二极管)。
在晶圆验收测试中，测试装置(例如，图2的230)使用探针卡(例如，图2的210)来测
试测试线结构300。在本实施例中，使用探针卡的第一探针以接触测试线结构300的测试焊
盘310。使用探针卡的第二探针以接触测试线结构300的测试焊盘320。使用探针卡的第三探
针以接触测试线结构300的测试焊盘330。使用探针卡的第四探针以接触测试线结构300的
测试焊盘340。
测试装置经由探针卡的第一探针向测试焊盘310提供电压VD。此外，测试装置经由
探针卡的第四探针向测试焊盘340提供电压VG。此外，测试装置经由探针卡的第二探针将测
试焊盘320接地(GND)。
应当注意，当向测试焊盘310施加电压VD，向测试焊盘340施加电压VG，并且测试焊
盘320接地时，该测试装置经由探针卡的第三探针从测试焊盘330测得电压VF。
在测得测试焊盘330的电压VF之后，测试装置根据测得的测试焊盘330的电压VF来
调节电压VD。在该实施例中，根据测得的测试焊盘330的电压VF，测试装置能够获得施加至
测试焊盘310的电压VD与从测试焊盘330测得的电压VF之间的电压差。
根据施加至测试焊盘310的电压VD与从测试焊盘330测得的电压VF之间的电压差，
该测试装置能够确定该电压差由器件350的电压降引起。
因此，该测试装置能够根据电压差调节电压VD。在一些实施例中，测试装置将电压
差增大至电压VD，因此增大的电压VD高于初始电压VD。在向测试焊盘310施加增大的电压VD
之后，测试装置再次经由探针卡的第三探针从测试盘330测量电压VF。
如果再次测量的电压VF未达到预定值，则测试装置将根据施加至测试焊盘310的
增大的电压VD与从测试焊盘330测得的再次测量的VF之间的电压差来再次调节电压VD，直
至接收的电压VF达到预定值。
在一些实施例中，器件350是划线中的迹线，并且该迹线具有寄生电阻。在一些实
施例中，器件350是开关，并且导通的开关具有寄生电阻。
通过补偿由寄生电阻引起的电压降，产生合适的漏极电压并且将该漏极电压施加
至待测晶体管360。因此，实现晶圆验收测试测量的高准确性，并且去除了由寄生电阻造成
的偏差值。
当接收的电压VF达到预定值时，测试装置能够测量待测晶体管360的不同功能，诸
如启动电压(阈值电压，Vt)和饱和电流(饱和电流，Isat)等。在本实施例中，测试装置能够
经由测试焊盘310和测试焊盘320获得流经待测晶体管360的电流。根据流经待测晶体管360
的电流以及与该流经待测晶体管360的电流对应的接收电压VF，测试装置能够获得待测晶
体管360的信息，例如，阈值电压(Vt)和/或饱和电流(Isat)。
晶圆验收测试的准确性将影响半导体器件的质量。在一些实施例中，如果晶圆验
收测试的误差条大，则不能准确地预测半导体器件的使用寿命。
通过测量测试焊盘330的VF，根据测量的电压VF调节施加至测试焊盘310的电压
VD，从而补偿由器件350造成的电压降。因此，提高了晶圆验收测试的准确性。
图4示出了根据本发明的一些实施例的矩阵测试线结构400。在半导体晶圆的划线
中实现该矩阵测试线结构400，并且该矩阵测试线结构400包括多个测试线结构470A、
470B...470N、测试焊盘410、测试焊盘420以及测试焊盘440。
在本实施例中，测试线结构470A包括开关SW1_A、测试焊盘430A、待测晶体管460A、
开关SW2_A和开关SW3_A。开关SW1_A连接在测试焊盘410与测试焊盘430A之间。待测晶体管
460A连接在测试焊盘430A与测试焊盘420之间。
在本实施例中，待测晶体管460A为NMOS晶体管。测试焊盘430A连接至待测晶体管
460A的漏极。测试焊盘420连接至待测晶体管460A的源极。此外，测试焊盘420还连接至待测
晶体管460A的基极。开关SW2_A连接在待测晶体管460A的栅极与测试焊盘440之间。开关
SW3_A连接在待测晶体管460A的栅极与测试焊盘420之间。
在本实施例中，测试线结构470B包括开关SW1_B、测试焊盘430B、待测晶体管460B、
开关SW2_B和开关SW3_B。开关SW1_B连接在测试焊盘410与测试焊盘430B之间。待测晶体管
460B连接在测试焊盘430B与测试焊盘420之间。
在本实施例中，待测晶体管460B为NMOS晶体管。测试焊盘430B连接至待测晶体管
460B的漏极。测试焊盘420连接至待测晶体管460B的源极。此外，测试焊盘420还连接至待测
晶体管460B的基极。开关SW2_B连接在待测晶体管460B的栅极与测试焊盘440之间。开关
SW3_B连接在待测晶体管460B的栅极与测试焊盘420之间。
在本实施例中，测试线结构470N包括开关SW1_N、测试焊盘430N、待测晶体管460N、
开关SW2_N和开关SW3_N。开关SW1_N连接在测试焊盘410与测试焊盘430N之间。待测晶体管
460N连接在测试焊盘430N与测试焊盘420之间。
在本实施例中，待测晶体管460N为NMOS晶体管。测试焊盘430N连接至待测晶体管
460N的漏极。测试焊盘420连接至待测晶体管460N的源极。此外，测试焊盘420还连接至待测
晶体管460N的基极。开关SW2_N连接在待测晶体管460N的栅极与测试焊盘440之间。开关
SW3_N连接在待测晶体管460N的栅极与测试焊盘420之间。
在本实施例中，待测晶体管460A至460N的尺寸是不同的。在一些实施例中，待测晶
体管460A的尺寸是W1/L1，待测晶体管460B的尺寸是W2/L2，并且待测晶体管460N的尺寸是
Wn/Ln。
在一些实施例中，待测晶体管460A至460N可为PMOS晶体管。测试装置将向用于
PMOS晶体管的测试焊盘410、测试焊盘420以及测试焊盘440提供相应电压。
相似地，PMOS待测晶体管的尺寸是不同的。
在一些实施例中，待测晶体管460A至460N可为其他有源器件，这些器件的小信号
模型不是无源的(例如，晶体管和隧道二极管)。
在晶圆验收测试中，测试装置(例如，图2的230)使用探针卡(例如，图2的210)来测
试矩阵测试线结构400。在本实施例中，使用探针卡的第一探针以接触矩阵测试线结构400
的测试焊盘410。使用探针卡的第二探针以接触矩阵测试线结构400的测试焊盘420。使用探
针卡的第四探针以接触矩阵测试线结构400的测试焊盘440。
首先，测试装置确定矩阵测试线结构400中的哪个测试线结构将被测试。假设测试
装置确定测试测试线结构470A，则测试装置使用探针卡的第五探针以提供控制信号。控制
信号能够控制形成在划线中的一些简单电路，以导通开关SW1_A、开关SW2_A以及断开开关
SW3_A。
同时，控制信号断开测试线结构470B的开关SW1_B和开关SW2_B、测试线结构470N
的开关SW1_N和开关SW2_N。控制信号导通测试线结构470B的开关SW3_B、测试线结构470N的
开关SW3_N。因此，控制信号断开待测晶体管460B至460N。
在矩阵测试线结构400中，测试装置经由探针卡的第一探针向测试焊盘410提供电
压VD。此外，测试装置经由探针卡的第四探针向测试焊盘440提供电压VG。此外，测试装置经
由探针卡的第二探针将测试焊盘420接地(GND)。
在测试线结构470A中，开关SW1_A和开关SW2_A导通，并且电压VD能够经由开关
SW1_A施加至待测晶体管460A的漏极，并且电压VG能够经由开关SW2_A施加至待测晶体管
460A的栅极。
在本实施例中，使用探针卡的第三探针以接触测试线结构470A的测试焊盘430A。
测试装置经由探针卡的第三探针从测试焊盘430A测量电压VF_A。
在测得测试焊盘430A的电压VF_A之后，测试装置根据测得的测试焊盘430A的电压
VF_A调节电压VD。在该实施例中，根据测得的测试焊盘430A的电压VF_A，测试装置能够获得
施加至测试焊盘410的电压VD与从测试线结构470A的测试焊盘430A测得的电压VF_A之间的
电压差。
根据施加至测试焊盘410的电压VD与从测试线结构470A的测试焊盘430A获得的电
压VF_A之间的电压差，该测试装置能够确定该电压差由开关SW1_A的电压降引起。
因此，该测试装置能够根据电压差调节电压VD。在一些实施例中，测试装置将电压
差增大至电压VD，并且增大的电压VD高于初始电压VD。在向测试焊盘410施加增大的电压VD
之后，测试装置经由探针卡的第三探针再次从测试线结构470A的测试盘430A测量电压VF_
A。
如果该再次测量的电压VF_A未达到预定值，则测试装置将再次根据施加至测试焊
盘410的增大的电压VD与从测试线结构470A的测试焊盘430A测得的再次测量电压VF_A之间
的电压差来调节电压VD，直到接收的电压VF_A达到对应于待测晶体管460A的预定值。
通过补偿由开关SW1_A的寄生电阻引起的电压降，产生合适的漏极电压并且将该
漏极电压施加至待测晶体管460A。因此，实现晶圆验收测试测量的高准确性，并且去除了由
寄生电阻造成的偏差值。
当接收的电压VF_A达到预定值时，测试装置能够测量待测晶体管460A的不同功
能，诸如启动电压(阈值电压，Vt)和饱和电流(饱和电流，Isat)等。在本实施例中，测试装置
能够经由测试焊盘410和测试焊盘420获得流经待测晶体管460A的电流。根据流经待测晶体
管460A的电流和对应于该流经待测晶体管460A的电流的接收的电压VF_A，测试装置能够获
得待测晶体管460A的信息，例如，阈值电压(Vt)和/或饱和电流(Isat)。
相似地，如果测试装置确定测量另一测试线结构(例如，470N)，则测试装置使用探
针卡的第五探针来提供控制信号，以便导通开关SW1_N和开关SW2_N，并且断开开关SW3_N。
同时，控制信号断开测试线结构470A的开关SW1_A和开关SW2_A、测试线结构470B
的开关SW1_B和开关SW2_B。控制信号导通测试线结构470A的开关SW3_A、测试线结构470B的
开关SW3_B。因此，控制信号断开待测晶体管460A至460(N-1)。
如前所述，使用探针卡的第三探针以接触测试线结构470N的测试焊盘430N。测试
装置经由探针卡的第三探针从测试焊盘430N测量电压VF_N。
在测得测试焊盘430N的电压VF_N之后，测试装置根据测得的测试焊盘430N的电压
VF_N来调节电压VD。测试装置能够根据施加至测试焊盘410的增大的电压VD与从测试线结
构470N的测试焊盘430N获得的电压VF_N之间的电压差来调节电压VD，直至接收的电压VF_N
达到对应于待测晶体管460N的预定值。
晶圆验收测试的准确性将影响半导体器件的质量。在一些实施例中，如果晶圆验
收测试的误差条大，则不能准确地预测半导体器件的使用寿命。
通过分别测量测试焊盘430A的电压VF_A、测试焊盘430B的电压VF_B以及测试焊盘
430N的电压VF_N，通过对应的测量电压(例如，VF_A、VF_B...或VF_N)调节施加至测试焊盘
410的电压VD，从而补偿由相应的开关(例如，SW1_A、SW2_B...或SW1_N)引起的电压降。因
此，提高了晶圆验收测试的准确性。
图5示出了根据本发明的一些实施例的实施晶圆验收测试的方法。首先，在操作
S510中，提供在晶圆的划线中形成的测试线结构。该测试线结构包括第一测试焊盘(例如，
图3的310或图4的410)、第二测试焊盘(例如，图3的320或图4的420)、连接在第一测试焊盘
与第二测试焊盘之间的待测晶体管(例如，图3的360或图4的460A至460N)、连接在第一测试
焊盘与待测晶体管之间的器件(例如，图3的350或图4的开关SW1_A至SW1_N)、连接在器件与
待测晶体管之间的第三测试焊盘(例如，图3的330或图4的430A至430N)以及连接至待测晶
体管的栅极的第四测试焊盘(例如，图3的340或图4的440)。
在操作S520中，通过测试装置经由探针卡的探针，向第一测试焊盘施加电压VD，向
第四测试焊盘施加电压VG，以及向第二测试焊盘施加接地信号。
在操作S530中，通过测试装置经由探针卡的探针从第三测试焊盘测量电压VF。
在操作S540中，测试装置根据接收的电压VF调节电压VD的电压电平，直至接收的
电压VF达到预定值。根据待测晶体管的类型、尺寸以及工艺来确定预定值。
在操作S550中，当接收电压VF达到预定值时，测试装置获得流经待测晶体管的电
流。
在操作S560中，根据流经待测晶体管的电流和接收的电压VF，测试装置可获得测
试线结构中的待测晶体管的信息，例如，阈值电压(Vt)和/或饱和电流(Isat)。
因此，根据待测晶体管的信息，测试装置能够确定测试线结构是否正常。
在一些实施例中，测试装置能够根据流经待测晶体管的电流以及接收的电压VF来
确定测试线结构是否正常。
在一些实施例中，分析待测晶体管的信息，以便分析半导体晶圆的制造工艺。
提供用于提高晶圆验收测试的准确性的实施例。使用附加测试焊盘以测量待测晶
体管的漏极电压。根据测量的电压，测试装置能够调节电压VD，以便去除由寄生电阻造成的
电压降。寄生电阻可由连接至划线中的待测晶体管的开关或迹线提供。通过补偿由寄生电
阻引起的电压降，产生合适的漏极电压并且将该漏极电压施加至待测晶体管。因此，获得晶
圆验收测试测量的高准确性，并且去除了由寄生电阻造成的偏差值。
在一些实施例中，提供一种晶圆上的测试线结构。该测试线结构包括在晶圆的划
线中形成的第一测试焊盘、在划线中形成的第二测试焊盘、在划线中形成并且连接在第一
测试焊盘与第二测试焊盘之间的待测晶体管、在划线中形成并且连接在第一测试焊盘与待
测晶体管之间的器件、以及在划线中形成并且连接在器件与待测晶体管之间的第三测试焊
盘。当向第一测试焊盘施加第一电压时，经由第二测试焊盘测量流经待测晶体管的电流，其
中根据来自第三测试焊盘的第二电压确定第一电压。
优选地，所述器件是在所述划线中的迹线，并且所述迹线具有寄生电阻。
优选地，所述器件是第一开关，并且当所述第一开关导通时，测量流经所述待测晶
体管的电流。
优选地，该测试线结构还包括：第四测试焊盘，形成在所述划线中，向所述第四测
试焊盘施加第三电压；第二开关，形成在所述划线中并且连接在所述第四测试焊盘与所述
待测晶体管的栅极之间；以及第三开关，形成在所述划线中并且连接在所述第二测试焊盘
与所述待测晶体管的栅极之间。
优选地，当所述第一开关和所述第二开关导通而所述第三开关断开时，测量流经
所述晶体管的电流。
优选地，通过测试装置提供所述第一电压，并且所述测试装置从所述第三测试焊
盘接收所述第二电压并且根据接收的所述第二电压来调节所述第一电压的电压电平，直至
接收的所述第二电压达到预定值。
优选地，所述测试装置根据所述第一电压与接收的所述第二电压之间的电压差来
调节所述第一电压的电压电平。
在一些实施例中，提供一种用于实施晶圆验收测试的方法。提供在晶圆的划线中
形成的测试线结构。该测试线结构包括第一测试焊盘、第二测试焊盘、连接在第一测试焊盘
与第二测试焊盘之间的待测晶体管、连接在第一测试焊盘与待测晶体管之间的器件、以及
连接在器件与待测晶体管之间的第三测试焊盘。当向第一测试焊盘施加第一电压时，经由
第二测试焊盘获得流经待测晶体管的电流，其中根据来自第三测试焊盘的第二电压确定第
一电压。根据获得的电流和来自第三测试焊盘的第二电压确定测试线结构是否正常。
优选地，所述器件是在所述划线中的迹线，并且所述迹线具有寄生电阻。
优选地，所述器件是第一开关，并且当向所述第一测试焊盘施加所述第一电压时
经由所述第二测试焊盘获得流经所述待测晶体管的所述电流还包括：导通所述第一开关。
优选地，所述测试线结构还包括：第四测试焊盘，在所述划线中形成，向所述第四
测试焊盘供应第三电压；第二开关，形成在所述划线中并且连接在所述第四测试焊盘与所
述待测晶体管的栅极之间；以及第三开关，形成在所述划线中并且连接在所述第二测试焊
盘与所述待测晶体管的栅极之间。
优选地，当向所述第一测试焊盘施加所述第一电压时经由所述第二测试焊盘获得
流经所述待测晶体管的所述电流还包括：导通所述第一开关和所述第二开关；以及断开所
述第三开关。
优选地，当向所述第一测试焊盘施加所述第一电压时经由所述第二测试焊盘获得
流经所述待测晶体管的所述电流还包括：通过测试装置提供所述第一电压；从所述第三测
试焊盘接收所述第二电压；根据接收的所述第二电压来调节所述第一电压的电压电平，直
至接收的所述第二电压达到预定值；以及当接收的所述第二电压达到所述预定值时获得流
经所述待测晶体管的所述电流。
优选地，根据接收的所述第二电压来调节所述第一电压的电压电平直至接收的所
述第二电压达到预定值还包括：根据所述第一电压与接收的所述第二电压之间的电压差来
调节所述第一电压的电压电平。
在一些实施例中，提供一种晶圆上的矩阵测试线结构。该矩阵测试线结构包括形
成在晶圆的划线中的第一测试焊盘、形成在划线中的第二测试焊盘、形成在划线中的多个
测试线结构。每个测试线结构包括连接在第一测试焊盘与第二测试焊盘之间的待测晶体
管、连接在第一测试焊盘与待测晶体管之间形成的第一开关、以及连接在第一开关与待测
晶体管之间的第三测试焊盘。第一开关中的其中一个导通并且第一开关中的其他开关断
开，并且在对应于导通的第一开关的测试线结构中，当向第一测试焊盘施加第一电压时，经
由第二测试焊盘测量流经待测晶体管的电流，其中根据来自对应于导通的第一开关的测试
线结构的第三测试焊盘的第二电压确定第一电压。
优选地，该矩阵测试线结构还包括：第四测试焊盘，形成在所述划线中，向所述第
四测试焊盘施加第三电压；其中，所述多个测试线结构中的每一个均还包括：第二开关，连
接在所述第四测试焊盘与所述待测晶体管的栅极之间；和第三开关，连接在所述第二测试
焊盘与所述待测晶体管的栅极之间。
优选地，在对应于导通的所述第一开关的所述测试线结构中，当所述第一开关和
所述第二开关导通并且所述第三开关断开时测量流经所述待测晶体管的所述电流。
优选地，在对应于断开的所述第一开关的所述测试线结构中，所述第一开关和所
述第二开关断开并且所述第三开关导通。
优选地，通过测试装置提供所述第一电压，并且所述测试装置从对应于导通的所
述第一开关的所述测试线结构中的所述第三测试焊盘接收所述第二电压，并且所述测试装
置根据接收的所述第二电压来调节所述第一电压的电压电平直至接收的所述第二电压达
到预定值。
优选地，所述测试装置根据所述第一电压与接收的所述第二电压之间的电压差来
调节所述第一电压的电压电平。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各
方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于
实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技
术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明
的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。