一种极低漏电模拟开关、芯片及通信终端技术领域
本发明涉及一种极低漏电模拟开关，同时也涉及采用该极低漏电模拟开关的集成
电路芯片及相应的通信终端，属于模拟集成电路技术领域。
背景技术
模拟开关可以用于传输模拟信号或实现对模拟信号的采样，对于模拟信号处理而
言是一个最基本也是最重要的单元。图1显示了一个典型的模拟开关采样保持电路，它包含
一个作为模拟开关使用的MOSFET晶体管和一个采样电容。但是，从图1中可以看出，模拟开
关并不是理想器件。由于该模拟开关具有几条漏电路径，导致采样电容中保持的电压可能
会上升或下降。在一个关断状态的模拟开关中，漏电流包括PN结反向偏置电流、亚阈值漏电
流和栅极漏电流(对应图1中的a、b、c)。漏电流的大小和相对贡献强烈依赖于制造工艺。在
工作速度非常低(大约1～1kHz)的模拟电路中，例如超低功耗的温度传感器和生物传感器
中，模拟开关的漏电流影响是十分显著的。这种相对较长的时钟周期会引起比kT/C热噪声
还要严重的电压误差，并且当操作温度十分高时，这种现象将更加严重。
在现有技术中，解决该问题的方法之一是使用一个更大的信号存储电容，但是更
大的信号存储电容需要前级电路提供更强的驱动，这将导致更多的电源需求。同时，较大电
容也会严重地增加硅片面积。另一种方法是通过测量漏电流的大小，通过注入电流抵消漏
电流。然而，采用该方法需要复杂的电路设计，同时抵消电流的有效性受到器件匹配度的限
制。
在申请号为201610309534.1的中国专利申请中，天津大学提供了一种应用于低速
采样保持电路中可实现较低电荷泄漏的模拟开关设计。该低漏电模拟开关由传输门TG1、
TG2、TG3及运算放大器组成，传输门TG1、TG2串接，传输门TG2输出端连接运算放大器同相输
入端，运算放大器输出端经传输门TG3连接传输门TG2输入端，运算放大器反相输入端与输
出端相连。
发明内容
本发明所要解决的首要技术问题在于提供一种能够实现极低电荷泄漏的模拟开
关。
本发明所要解决的另一技术问题在于提供一种采用该极低漏电模拟开关的集成
电路芯片及相应的通信终端。
为实现上述发明目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种极低漏电模拟开关，包括两个模拟开关、
两个单刀双掷开关、一倍电压缓冲器、NMOS晶体管和PMOS晶体管；其中，
第一模拟开关串联在极低漏电模拟开关的输入端和节点(X)之间，由信号Φ+控
制；当信号Φ+为高电平时，所述第一模拟开关闭合，否则断开；
第二模拟开关串联在节点(X)和一倍电压缓冲器的输出端之间，由信号Φ－控制；
当信号Φ－为高电平时，所述第二模拟开关闭合，否则断开；
所述NMOS晶体管和所述PMOS晶体管的源极均连接节点(X)，漏极均连接极低漏电
模拟开关的输出端；
所述NMOS晶体管的栅极连接信号Φ+，衬底连接第一单刀双掷开关的第三端口；第
一单刀双掷开关的第一端口和第二端口分别连接地和所述一倍电压缓冲器的输出端；
所述PMOS晶体管的衬底连接第二单刀双掷开关的第三端口，第二单刀双掷开关的
第一端口和第二端口分别连接电源和一倍电压缓冲器的输出端；
所述一倍电压缓冲器的输出端连接极低漏电模拟开关的输出端。
其中较优地，所述信号Φ+和所述信号Φ－互为反相。
其中较优地，当所述信号Φ+为高电平时，第一单刀双掷开关和第二单刀双掷开关
的第三端口连接到第一端口，所述极低漏电模拟开关闭合；反之连接到第二端口，所述极低
漏电模拟开关断开。
其中较优地，当所述信号Φ+为高电平时，所述信号Φ－为低电平，此时第一模拟
开关闭合，第二模拟开关断开，所述NMOS晶体管和所述PMOS晶体管的衬底分别连接地和电
源，且所述NMOS晶体管和所述PMOS晶体管均导通。
其中较优地，当所述信号Φ+为低电平时，所述信号Φ－为高电平，此时第一模拟
开关断开，第二模拟开关闭合，节点(X)与输入端隔断，且节点(X)的电压被一倍电压缓冲器
缓冲至与输出端相同的电位；所述NMOS晶体管和所述PMOS晶体管均截止，且源、漏两端的电
位相同；所述NMOS晶体管和所述PMOS晶体管的衬底电位被一倍电压缓冲器缓冲至与输出端
相同，使所述NMOS晶体管和所述PMOS晶体管的源、漏两端的寄生PN结均处于零偏置状态。
其中较优地，在双阱工艺中，使用N阱和深N阱将一块P型衬底从整体P型衬底中隔
离出来。
其中较优地，被隔离的一块P型衬底连接到所述一倍电压缓冲器的输出端。
根据本发明实施例的第二方面，提供一种集成电路芯片，其中包括有上述的极低
漏电模拟开关。
根据本发明实施例的第三方面，提供一种通信终端，其中包括有上述的极低漏电
模拟开关。
与现有技术相比较，本发明所提供的极低漏电模拟开关有效地降低了关断状态下
的漏电流。实际测量的漏电流数量级较传统模拟开关小108数量级，而且对温度不敏感。应
用该极低漏电模拟开关的低速模拟电路能够实现更高的信号处理精度，有效扩大了低速模
拟电路的使用范围。
附图说明
图1为一个传统的模拟开关采样保持电路的示例图；
图2为本发明所提供的极低漏电模拟开关的结构示意图；
图3为本发明的一个实施例中，极低漏电模拟开关的电路原理图；
图4为本发明的另一个实施例中，在P衬底N阱工艺中极低漏电模拟开关的实施示
意图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容进行详细具体的说明。
本发明借鉴三轴电缆的屏蔽概念，通过将电压差钳位至零的方式，着重降低PN结
漏电和沟道漏电，从而提供一种在深亚微米工艺下有效减少漏电流的极低漏电模拟开关。
该极低漏电模拟开关能够降低开关漏电对电路精度的影响，特别适合在低速工作的模拟电
路中使用。
如图2所示，本发明所提供的极低漏电模拟开关主要由两个普通模拟开关(图中标
注为模拟开关1和模拟开关2，其具体结构可以参见图1)、两个单刀双掷开关(图中标注为单
刀双掷开关1和单刀双掷开关2)、一个一倍电压缓冲器、一个NMOS晶体管N1和一个PMOS晶体
管P1组成。在图2中，MOS晶体管中所示的二极管是MOS器件源、漏端对衬底的寄生PN结。
在图2所示的极低漏电模拟开关中，模拟开关1的信号通路两端分别连接到整个极
低漏电模拟开关的输入端和节点X，模拟开关1由控制信号Φ+进行控制，当Φ+为高电平时
该模拟开关闭合，否则断开；NMOS晶体管N1和PMOS晶体管P1的源极均连接到节点X，漏极均
连接到整个极低漏电模拟开关的输出端；NMOS晶体管N1的衬底连接到单刀双掷开关1的端
口3，单刀双掷开关1的端口1和端口2分别连接到地GND和一倍电压缓冲器的输出端；NMOS晶
体管N1的栅极连接Φ+控制信号；PMOS晶体管的衬底连接到单刀双掷开关2的端口3，单刀双
掷开关2的端口1和端口2分别连接到电源VDD和一倍电压缓冲器的输出端；一倍电压缓冲器
的输出端连接到整个极低漏电模拟开关的输出端。模拟开关2串联在节点X和一倍电压缓冲
器的输出端之间，控制信号为Φ－。当Φ－为高电平时，模拟开关2闭合，否则其断开。Φ+和
Φ－互为反相。对于单刀双掷开关1和单刀双掷开关2而言，都是当Φ+为高电平时，端口3连
接到端口1，反之连接到端口2。
整个极低漏电模拟开关的控制信号为Φ+。当Φ+为高电平时，极低漏电模拟开关
闭合，输入端与输出端连接；当Φ+为低电平时，极低漏电模拟开关断开，这时流向输出端或
是从输出端流出的漏电流都会极其小。具体说明如下：
当Φ+为高电平时，Φ－为低电平，这时模拟开关1闭合，模拟开关2断开，MOS管N1
和P1的衬底分别接到地GND和电源VDD上，且N1和P1均导通。这时，极低漏电模拟开关与普通
模拟开关一样实现了输入端与输出端的连通；当Φ+为低电平时，Φ－为高电平，这时模拟
开关1断开，模拟开关2闭合，因此节点X与输入端隔断，且节点X的电压被一倍电压缓冲器缓
冲至与输出端相同的电位，此时N1和P1均截止，但因为MOS器件源、漏两端的电位相同，因此
消除了沟道的亚阈值漏电流。另外，此时MOS管N1和P1的衬底电位也被一倍电压缓冲器缓冲
至与输出端相同，因此MOS器件N1和P1的源、漏端的寄生PN结均处于零偏置状态，因此消除
了PN结的反向漏电流。因此，在该极低漏电模拟开关中，当模拟开关断开时漏电通路的电势
差均被钳位至0，从根本上消除了漏电流。
图3为本发明所提供的极低漏电模拟开关的一个实施例的电路原理图。在图3所示
的实施例中，在0.18um工艺下通过传输门结构实现普通开关，电源电压为3.3V，传输门TG1
和TG2中NMOS管和PMOS管的尺寸均为3um/0.35um；一倍电压缓冲器通过单位负反馈形式连
接的运算放大器实现。运算放大器的增益带宽积为5MHz，直流增益为139dB,电流为10uA，动
态范围为3.3V。传输门TG3～TG7中NMOS与PMOS的尺寸均为0.35um/0.35um。经过实验证实，
该极低漏电模拟开关有效降低了关断状态下的漏电流。实际测量的漏电流数量级较传统模
拟开关小108数量级，而且对温度不敏感。应用此极低漏电模拟开关的低速模拟电路能够实
现更高的信号处理精度，有效扩大了低速模拟电路的使用范围。
图4所示的另一个实施例显示了在双阱工艺中实现的该极低漏电模拟开关。因为
在双阱工艺中，NMOS器件和PMOS器件的衬底均可独立连接。但在更常用的P型衬底单N阱工
艺中，NMOS器件共享同一块衬底，P型衬底必须连接到地GND，这样就无法实现N1衬底向一倍
电压缓冲器输出端的连接(PMOS器件不存在该问题)。为了解决这个问题，可以使用图4中所
示的NMOS器件。在该实施例中，使用N阱和深N阱将一块P型衬底从整体P型衬底中隔离出来，
这样被N阱和深N阱隔离的P型衬底的电位就可以与整体P型衬底不同，即被隔离的那一块P
型衬底可以连接到一倍电压缓冲器的输出端。
上述实施例中所示出的极低漏电模拟开关可以被用在芯片(例如模拟集成电路芯
片)中。对于该模拟集成电路芯片中的极低漏电模拟开关的具体结构，在此就不再一一详述
了。
另外，上述极低漏电模拟开关还可以被用在通信终端中，作为模拟集成电路的重
要组成部分。这里所说的通信终端是指可以在移动环境中使用，支持GSM、EDGE、TD_SCDMA、
TDD_LTE、FDD_LTE等多种通信制式的计算机设备，包括移动电话、笔记本电脑、平板电脑、车
载电脑等。此外，本发明所提供的技术方案也适用于其他模拟集成电路应用的场合，例如通
信基站等。
上面对本发明所提供的极低漏电模拟开关、芯片及通信终端进行了详细的说明。
对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易
见的改动，都将构成对本发明专利权的侵犯，将承担相应的法律责任。