半导体存储器件及其制作方法技术领域
本发明于集成电路制造技术领域，特别是涉及一种可以有效降低存储器寄生电容
的半导体存储器件及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用
的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体
管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上
的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数
据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
目前在动态随机存储器制造工艺领域中，随着电子器件尺寸缩小，动态随机存储
器读写程序中信号延迟失效(RC delay)抑制亦趋困难。
基于以上所述，提供一种可以有效抑制动态随机存储器读写程序中信号延迟失效
的半导体存储器件及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件及其
制作方法，用于解决现有技术中随着电子器件尺寸缩小，动态随机存储器读写程序中信号
延迟失效抑制较为困难的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件的制作方法，
包括步骤：提供一半导体衬底，所述半导体衬底上形成有有源区、隔离各有源区的沟槽隔离
结构、字线以及鳍状的位线；于各位线表面形成绝缘层，于各位线之间形成接触窗并填充导
电材料；于各沟槽隔离结构上方的导电材料中制作出第一空气仓，采用沉积工艺于所述第
一空气仓中填充第一绝缘材料，同时通过控制所述沉积工艺于所述第一绝缘材料中形成第
一孔洞；以及于各位线与导电材料之间制作出第二空气仓，采用沉积工艺于所述第二空气
仓中填充第二绝缘材料，同时通过控制所述积工艺于所述第二绝缘材料中形成第二孔洞。
优选地，所述有源区呈带状形成于所述半导体衬底中，所述字线为沟槽状的晶体
管字线，所述晶体管字线间隔排列与所述有源区交叉，每个有源区对应设置两条晶体管字
线，所述位线呈锯齿形延伸与所述多条晶体管字线交叉，且每条位线经过所述两条晶体管
字线之间的有源区。
另一个优选方案中，所述有源区呈带状形成于所述半导体衬底中，所述字线为沟
槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区交叉，每个有源区对应设置两
条晶体管字线，所述位线呈直线与所述多条晶体管字线垂直交叉，且每条位线经过所述两
条晶体管字线之间的有源区。
优选地，于各位线表面形成绝缘层及于各位线之间形成接触窗并填充导电材料包
括：于所述位线表面形成第一绝缘层；于半导体衬底表形成第二绝缘层；于所述第二绝缘层
表面形成第三绝缘层，所述第三绝缘层不低于位线的顶部；平坦化后于所述第三绝缘层表
面依次形成硬掩膜及图形掩膜，所述图形掩膜与字线平行且其数量为字线的一半；以及基
于图形掩膜向下刻蚀至露出有源区，形成接触窗；形成填充于所述接触窗的导电材料。
优选地，制作第一空气仓包括：刻蚀所述导电材料使其低于各位线表面的绝缘层；
采用化学气相沉积工艺于所述导电材料及第四绝缘层之上覆盖自对准空气仓屏蔽层，位于
接触窗中部的自对准空气仓屏蔽层的厚度小于位于接触窗两侧的厚度；采用等离子蚀刻所
述自对准空气仓屏蔽层，位于接触窗中部的自对准空气仓屏蔽层被全部去除形成空气仓窗
口，而位于接触窗两侧的自对准空气仓屏蔽层被部分保留；以及基于所述自对准空气仓屏
蔽层刻蚀所述导电材料至沟槽隔离结构，形成第一空气仓。
优选地，制作第二空气仓包括：于所述位线表面形成第一绝缘层；于半导体衬底表
形成第二绝缘层；于所述第二绝缘层表面形成第三绝缘层；于各位线之间形成接触窗并填
充导电材料；以及通过湿法腐蚀工艺去除所述第二绝缘层及第三绝缘层形成位于位线及导
电材料之间的第二空气仓。
优选地，所述第一空气仓及第二空气仓的深宽比均为5～20。
优选地，所述第一孔洞与第一空气仓的宽度比为1:2～3；所述第二孔洞与第二空
气仓的宽度比为1:2～3。。
优选地，于第一空气仓及第二空气仓中填充绝缘材料并于所述绝缘材料中形成孔
洞的工艺包括增强高深宽比工艺(eHARP)、高密度等离子体沉积工艺(HDP)、正硅酸乙酯化
学气相沉积工艺(TEOS CVD)及等离子增强化学气相沉积工艺(PECVD)中的一种。
本发明还提供一种半导体存储器件，包括：半导体衬底，所述半导体衬底上形成有
有源区、隔离各有源区的沟槽隔离结构、字线以及鳍状的位线；绝缘层，形成于各位线表面；
接触窗，形成于各位线之间，所述接触窗内填充有导电材料；第一空气仓，形成于各沟槽隔
离结构上方的导电材料中，所述第一空气仓中填充有第一绝缘材料，且所述第一绝缘材料
中形成有第一孔洞；以及第二空气仓，形成于各位线与导电材料之间，所述第二空气仓中填
充有第二绝缘材料，且所述第二绝缘材料中形成有第二孔洞。
优选地，所述有源区呈带状形成于所述半导体衬底中，所述字线为沟槽状的晶体
管字线，所述晶体管字线间隔排列与所述有源区交叉，每个有源区对应设置两条晶体管字
线，所述位线呈锯齿形延伸与所述多条晶体管字线交叉，且每条位线经过所述两条晶体管
字线之间的有源区。
另一个优选方案中，所述有源区呈带状形成于所述半导体衬底中，所述字线为沟
槽状的晶体管字线，所述晶体管字线间隔排列与所述有源区交叉，每个有源区对应设置两
条晶体管字线，所述位线呈直线与所述多条晶体管字线垂直交叉，且每条位线经过所述两
条晶体管字线之间的有源区。
优选地，所述沟槽状的晶体管字线包括介质材料层及电极材料层，所述介质材料
层的介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材料包
括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm～1×
102Ωm。
优选地，所述晶体管字线及位线之间具有介电隔离层，其介电材料常数为1.0～
10，厚度为5～80纳米。
优选地，所述第一空气仓及第二空气仓的深宽比均为5～20。
优选地，所述第一孔洞与第一空气仓的宽度比为1:2～3；所述第二孔洞与第二空
气仓的宽度比为1:2～3。
优选地，所述第一绝缘材料及所述第二绝缘材料包括氧化硅及氮化硅的其中一种
或两种组成的混合薄膜。
优选地，所述第一孔洞与所述第二孔洞内的气体压强小于10托(Torr)。
优选地，所述第一孔洞是由所述第一绝缘材料完全气密包覆。
优选地，所述第二孔洞是由所述第二绝缘材料完全气密包覆。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明利用光刻制程制作存储器线组接触窗，同时利用自动对准与平坦化工艺，
于位线之间的间隙制作空气仓结构，大大改善了动态随机存储器读写程序中信号延迟失效
问题，并且可延长位线设计长度极限，以在单位面积内布局更多电容。在本发明中，位线之
间的间隙空气仓结构可以有效降低15％以上的位线寄生电容。
附图说明
图1显示为动态随机存储器的单元结构示意图。
图2～图21显示为本发明实施例1的半导体存储器件的制作方法各步骤所呈现的
结构示意图。
图22～图41显示为本发明实施例2的半导体存储器件的制作方法各步骤所呈现的
结构示意图。
元件标号说明
201、301 有源区
202、302 字线
203、303 位线
204、304 沟槽隔离结构
205、305 半导体衬底
306 包围区域
207、307 第一隔离层
208、308 第二隔离层
209、309 第一绝缘层
210、310 第二绝缘层
211、311 第三绝缘层
212、312 硬掩膜
213、313 图形掩膜
214、314 第四绝缘层
215、315 导电材料
216、316 自对准空气仓屏蔽层
217、317 第一空气仓
218、318 第一绝缘材料
219、319 第一孔洞
220、320 第二空气仓
221、321 第二绝缘材料
222、322 第二孔洞
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书
所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。
请参阅图2～图41。需要说明的是，本实施例中所提供的图示仅以示意方式说明本
发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其
组件布局型态也可能更为复杂。
实施例1
如图2～图21所示，本实施例提供一种半导体存储器件的制作方法，包括步骤：
如图2及图3所示，首先进行步骤1)，提供一半导体衬底205，所述半导体衬底205上
形成有存储器数组结构，包括有源区201、隔离各有源区201的沟槽隔离结构204、沟槽状的
晶体管字线202以及鳍状的位线203，所述晶体管字线202及位线203之间具体第一隔离层
207，所述位线203上具有第二隔离层208，其中，所述第二隔离层208的作用为隔离所述位线
203及后续接触窗的导电材料215。
在本实施例中，所述有源区201呈带状形成于所述半导体衬底205中；所述晶体管
字线202间隔排列与所述有源区201交叉，每个有源区201对应设置两条晶体管字线202，对
应于一有源区201的每两条晶体管字线202之间通过沟槽隔离结构204隔离；所述位线203呈
锯齿形延伸与所述多条晶体管字线202交叉，且每条位线203经过所述两条晶体管字线202
之间的有源区201，如图2～图3所示，其中，图3显示为图2沿A-A’的截面图。
进一步地，所述半导体衬底205为单晶硅材料，所述有源区201为具有元素掺杂的
单晶硅材料，其电阻率为5×10Ωm～5×103Ωm，其中，所述的Ωm代表欧姆·米。
所述沟槽隔离结构204包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电
材料的K值通常为小于3，其作用为隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电
材料可以为氧化硅材料等，所述浅沟槽深度为800～1600纳米之间以控制晶体管隔离程度。
所述沟槽状的晶体管字线202包括介质材料层及电极材料层，所述介质材料层的
介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材料包括钨、
钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm～1×102Ω
m。
所述第一隔离层207的作用为隔离所述晶体管字线202及位线203，其可通过低压
气相沉积(Low Presure Chemical Vapor Deposition)或等离子气相沉积(Plasma
Enhancement Chemical Vapor Deposition)等工艺形成，其介电材料常数优选为1.0～10，
如氮化硅(Silicon Nitride)等，其厚度为5～80纳米之间。
如图4～图5所示，然后进行步骤2)，于所述位线203及第二隔离层208表面及侧壁
形成第一绝缘层209。
具体地，先采用如化学气相沉积工艺等于半导体衬底205表面沉积绝缘材料，然后
采用离子刻蚀工艺去除所述第一隔离层207表面的绝缘材料，保留所述位线203及第二隔离
层208表面及侧壁的绝缘材料，形成所述第一绝缘层209。所述第一绝缘层209的电阻率为2
×1011Ωm～1×1025Ωm，可以包括氧化硅及氮化硅的一种或两种组成的混合薄膜。
如图6～图11所示，然后进行步骤3)，形成依次包覆于所述第一绝缘层209表面的
第二绝缘层210及第三绝缘层211，同时去除裸露于半导体衬底205表面的第一隔离层207露
出有源区201，形成接触窗。
具体地，步骤3)包括：
步骤3-1)，于半导体衬底205表形成第二绝缘层210。所述第二绝缘层210可以通过
原子层沉积技术(ALD)或低压气相沉积(LPCVD)或Spin on Dielectrics(SOD)等工艺方法
完成，其介电材料常数为1.0～10，如氧化氮(Silicon Nitride)等，厚度为5～200纳米之
间，如图6所示。
步骤3-2)，于所述第二绝缘层210表面形成第三绝缘层211，所述第三绝缘层211不
低于位线203上的第二隔离层208。所述第三绝缘层211可以通过原子层沉积技术(ALD)或低
压气相沉积(LPCVD)或Spin on Dielectrics(SOD)等工艺方法完成，其介电材料常数为1.0
～10，如氧化氮(Silicon Nitride)等，并通过退火工艺使所述第二绝缘层210及第三绝缘
层211致密化，如图7所示。
步骤3-3)，以化学机械研磨或离子蚀刻平坦化，如图8所示，平坦化后于所述第三
绝缘层211依次形成硬掩膜212及图形掩膜213，所述图形掩膜213包括多个与字线202平行
屏蔽层，各屏蔽层横跨于对应同一有源区的两条字线202，且其宽度略大于两条字线202所
跨越的宽度，所述屏蔽层的总其数量为字线202的一半，如图9及图10所示，其中，图10显示
为图9的俯视结构图。
步骤3-4)，基于图形掩膜213刻蚀硬掩膜212、第三绝缘层211、第二绝缘层210及第
一隔离层207，露出有源区201，形成接触窗，如图11所示。
所述蚀刻可分为两步骤，第一步骤为蚀刻至图形转至硬掩膜212，第二步骤再向下
蚀刻第三绝缘层211、第二绝缘层210及第一隔离层207至露出有源区201，并以离子剥除图
形掩膜213及硬掩膜212的残留物质并进行后清洁制程除去表面残留(Residue)与微粒子
(Micro particle)。
如图12所示，接着进行步骤4)，形成包覆于所述第三绝缘层211的第四绝缘层214。
如图13～图14所示，然后进行步骤5)，形成填充于所述接触窗且覆盖至所述第四
绝缘层214之上的导电材料215，回刻所述导电材料215使其低于所述第四绝缘层214。
所述导电材料215包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种
或两种以上的组合，其电阻率为2×10-8Ωm～1×102Ωm。
如图14～图15所示，接着进行步骤6)，形成覆盖于所述导电材料215及第四绝缘层
214之上的自对准空气仓屏蔽层216，采用等离子蚀刻所述自对准空气仓屏蔽层216形成空
气仓窗口，并进一步刻蚀所述导电材料215形成第一空气仓217。
在本实施例中，步骤6)包括：
步骤6-1)，采用化学气相沉积工艺于所述导电材料215及第四绝缘层214之上覆盖
自对准空气仓屏蔽层216，位于接触窗中部的自对准空气仓屏蔽层216的厚度小于位于接触
窗两侧的厚度，如图14所示。
步骤6-2)，采用等离子蚀刻所述自对准空气仓屏蔽层216，位于接触窗中部的自对
准空气仓屏蔽层216被全部去除形成空气仓窗口，而位于接触窗两侧的自对准空气仓屏蔽
层216被部分保留，如图15所示。
步骤6-3)，基于所述自对准空气仓屏蔽层216刻蚀所述导电材料215至沟槽隔离结
构204，形成第一空气仓217，所述第一空气仓217具有一深宽比为5～20，优选为8～20，如图
16所示，刻蚀完成后，以离子剥除残留的离子蚀刻副产物物质并进行后清洁制程除去表面
残留微粒子。
如图17所示，接着进行步骤7)，采用化学气相沉积工艺于所述第一空气仓217中填
充第一绝缘材料218，由于所述第一空气仓217具有一较大的深宽比，如8～20，使得可以同
时通过控制所述化学气相沉积工艺于所述第一绝缘材料218中形成第一孔洞219。
例如，于气体压强小于10托(Torr)的条件下，优选的气体压强为2～6托(Torr)，采
用增强高深宽比工艺eHARP(enhanced high aspect ratio process)，高密度等离子体沉
积工艺HDP(High density plasma deposition)，正硅酸乙酯化学气相沉积工艺TEOS CVD
(Tetra-ethoxysilane Chemical Vapor Deposition)或等离子增强化学气相沉积工艺
PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第一空气仓217中填充
第一绝缘材料218，同时通过控制所述化学气相沉积工艺于所述第一绝缘材料218中形成第
一孔洞219，在上述优选的气体压强下制备的第一孔洞219内的压强为2～6托(Torr)，可以
降低由于所述第一孔洞219内压强过大而造成爆裂的发生概率。进一步地，所述第一孔洞
219是由所述第一绝缘材料218完全气密包覆，以防止后续制程中的元素等污染孔洞而影响
孔洞的介电常数，同时提高孔洞的机械稳定性。另外，所述第一孔洞219与第一空气仓217的
宽度比为1:2～3，这个宽度比可以使得位线203的寄生电容极大的降低，大大改善了动态随
机存储器读写程序中信号延迟失效问题，并且可延长位线203设计长度极限。作为示例，所
述第一绝缘材料218包括氧化硅及氮化硅的一种或两种组成的混合薄膜，在本实施例中，所
述第一绝缘材料218为氮化硅。
如图18～图19所示，接着进行步骤8)，平坦化至露出所述第三绝缘层211及导电材
料215，然后采用湿法腐蚀工艺去除所述第三绝缘层211及第二绝缘层210形成第二空气仓
220。所述第二空气仓220具有一深宽比为5～20，优选为8～20。
如图20～图21所示，最后进行步骤9)，采用化学气相沉积工艺于所述第二空气仓
220中填充第二绝缘材料221，由于所述第二空气仓220具有一较大的深宽比，如8～20，使得
可以同时通过控制所述化学气相沉积工艺于所述第二绝缘材料221中形成第二孔洞222。
例如，于气体压强小于10托(Torr)的条件下，优选的气体压强为2～6托(Torr)，采
用增强高深宽比工艺eHARP(enhanced high aspect ratio process)，高密度等离子体沉
积工艺HDP(High density plasma deposition)，正硅酸乙酯化学气相沉积工艺TEOS CVD
(Tetra-ethoxysilane Chemical Vapor Deposition)或等离子增强化学气相沉积工艺
PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第二空气仓220中填充
第二绝缘材料221，同时通过控制所述化学气相沉积工艺于所述第二绝缘材料221中形成第
二孔洞222，在上述优选的气体压强下制备的第二孔洞222内的压强为2～6托(Torr)，可以
降低由于所述第二孔洞222内压强过大而造成爆裂的发生概率。进一步地，所述第二孔洞
222是由所述第二绝缘材料221完全气密包覆，以防止后续制程中的元素等污染孔洞而影响
孔洞的介电常数，同时提高孔洞的机械稳定性。另外，所述第二孔洞222与第二空气仓220的
宽度比为1:2～3，这个宽度比可以使得位线203的寄生电容极大的降低，大大改善了动态随
机存储器读写程序中信号延迟失效问题，并且可延长位线203设计长度极限。作为示例，所
述第二绝缘材料221包括氧化硅及氮化硅的一种或两种组成的混合薄膜，在本实施例中，所
述第二绝缘材料221为氮化硅。
如图21所示，本实施例还提供一种半导体存储器件，其主要采用如图2～图21所述
的制作方法制备，该半导体存储器件主要包括半导体衬底205，所述半导体衬底205上形成
有有源区201、隔离各有源区201的沟槽隔离结构204、沟槽状的晶体管字线202以及鳍状的
位线203；绝缘层，形成于各位线203表面；接触窗，形成于各位线203之间，所述接触窗内填
充有导电材料215；第一空气仓217，形成于各沟槽隔离结构204上方的导电材料215中，所述
第一空气仓217中填充有第一绝缘材料218，且所述绝缘材料中形成有孔洞219；第二空气仓
220，形成于各位线203与导电材料215之间，所述第二空气仓220中填充有第二绝缘材料
221，且所述绝缘材料中形成有孔洞222。
作为示例，所述有源区201呈带状形成于所述半导体衬底205中，所述晶体管字线
202间隔排列与所述有源区201交叉，每个有源区201对应设置两条晶体管字线202，所述位
线203呈锯齿形延伸与所述多条晶体管字线202交叉，且每条位线203经过所述两条晶体管
字线202之间的有源区201。
作为示例，所述沟槽状的晶体管字线202包括介质材料层及电极材料层，所述介质
材料层的介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材
料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm
～1×102Ωm。
作为示例，所述晶体管字线202及位线203之间具有介电隔离层，其介电材料常数
为1.0～10，厚度为5～80纳米。
作为示例，所述第一空气仓217及第二空气仓220的深宽比均为5～20。
作为示例，所述第一孔洞219与第一空气仓217的宽度比为1:2～3，所述第二孔洞
222与第二空气仓220的宽度比为1:2～3。
作为示例，所述第一绝缘材料218及第二绝缘材料221包括氧化硅及氮化硅的一种
或两种组成的混合薄膜。
作为示例，所述第一孔洞219与所述第二孔洞222内的气体压强小于10托(Torr)。
优选地，所述第一孔洞219与所述第二孔洞222内的气体压强为2～6托(Torr)。该气体压强
范围可以降低由于所述第一孔洞219及第二孔洞222内压强过大而造成爆裂的发生概率。优
选地，所述第一孔洞219的气体压强可以不小于所述第二孔洞222内的气体压强。所述第一
孔洞219与所述第二孔洞222内的气体可不包含氧化性气体。
作为示例，所述第一孔洞219是由所述第一绝缘材料218完全气密包覆，所述第二
孔洞222是由所述第二绝缘材料221完全气密包覆，以保证所述第一孔洞219及第二孔洞222
不容易被其它元素污染而影响孔洞的介电常数，同时提高孔洞的机械稳定性。
实施例2
如图22～图41所示，本实施例提供一种半导体存储器件的制作方法，包括步骤：
如图22及图23所示，首先进行步骤1)，提供一半导体衬底305，所述半导体衬底305
上形成有存储器数组结构，包括有源区301、隔离各有源区301的沟槽隔离结构304、沟槽状
的晶体管字线302以及鳍状的位线303，所述晶体管字线302及位线303之间具体第一隔离层
307，所述位线303上具有第二隔离层308，其中，所述第二隔离层308的作用为隔离所述位线
303及后续接触窗的导电材料315。
在本实施例中，所述有源区301呈带状形成于所述半导体衬底305中，所述晶体管
字线302间隔排列与所述有源区301交叉，每个有源区301对应设置两条晶体管字线302，对
应于一有源区301的每两条晶体管字线302之间通过沟槽隔离结构304隔离，另外，本实施例
的部分位线303会经过某些沟槽隔离结构304的位置，形成部分位线303被沟槽隔离结构304
所包围的包围区域306，如图22及图23中的椭圆虚线框所示；所述位线303呈直线与所述多
条晶体管字线302垂直交叉，且每条位线303经过所述两条晶体管字线302之间的有源区
301，如图22～图23所示，其中，图23显示为图22沿B-B’的截面图。
进一步地，所述半导体衬底305为单晶硅材料，所述有源区301为具有元素掺杂的
单晶硅材料，其电阻率为5×10Ωm～5×103Ωm，其中，所述的Ωm代表欧姆·米。
所述沟槽隔离结构304包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电
材料的K值通常为小于3，其作用为隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电
材料可以为氧化硅材料等，所述浅沟槽深度为800～1600纳米之间以控制晶体管隔离程度。
所述沟槽状的晶体管字线302包括介质材料层及电极材料层，所述介质材料层的
介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材料包括钨、
钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm～1×102Ω
m。
所述第一隔离层307的作用为隔离所述晶体管字线302及位线303，其可通过低压
气相沉积(Low Presure Chemical Vapor Deposition)或等离子气相沉积(Plasma
Enhancement Chemical Vapor Deposition)等工艺形成，其介电材料常数优选为1.0～10，
如氮化硅(Silicon Nitride)等，其厚度为5～80纳米之间。
如图24～图25所示，然后进行步骤2)，于所述位线303及第二隔离层308表面及侧
壁形成第一绝缘层309。
具体地，先采用如化学气相沉积工艺等于半导体衬底305表面沉积绝缘材料，然后
采用离子刻蚀工艺去除所述第一隔离层307表面的绝缘材料，保留所述位线303及第二隔离
层308表面及侧壁的绝缘材料，形成所述第一绝缘层309。所述第一绝缘层309的电阻率为2
×1011Ωm～1×1025Ωm，可以包括氧化硅及氮化硅的一种或两种组成的混合薄膜。
如图26～图31所示，然后进行步骤3)，形成依次包覆于所述第一绝缘层309表面的
第二绝缘层310及第三绝缘层311，同时去除裸露于半导体衬底305表面的第一隔离层307露
出有源区301，形成接触窗。
具体地，步骤3)包括：
步骤3-1)，于半导体衬底305表形成第二绝缘层310。所述第二绝缘层310可以通过
原子层沉积技术(ALD)或低压气相沉积(LPCVD)或Spin on Dielectrics(SOD)等工艺方法
完成，其介电材料常数为1.0～10，如氧化氮(Silicon Nitride)等，厚度为5～200纳米之
间，如图26所示。
步骤3-2)，于所述第二绝缘层310表面形成第三绝缘层311，所述第三绝缘层311不
低于位线303上的第二隔离层308。所述第三绝缘层311可以通过原子层沉积技术(ALD)或低
压气相沉积(LPCVD)或Spin on Dielectrics(SOD)等工艺方法完成，其介电材料常数为1.0
～10，如氧化氮(Silicon Nitride)等，并通过退火工艺使所述第二绝缘层310及第三绝缘
层311致密化，如图27所示。
步骤3-3)，以化学机械研磨或离子蚀刻平坦化，如图28所示，平坦化后于所述第三
绝缘层311依次形成硬掩膜312及图形掩膜313，所述图形掩膜313与字线302平行且其数量
为字线302的一半，如图29及图30所示，其中，图30显示为图29的俯视结构图。
步骤3-4)，基于图形掩膜313刻蚀硬掩膜312、第三绝缘层311、第二绝缘层310及第
一隔离层307，露出有源区301，形成接触窗，如图31所示。
所述蚀刻可分为两步骤，第一步骤为蚀刻至图形转至硬掩膜312，第二步骤再向下
蚀刻第三绝缘层311、第二绝缘层310及第一隔离层307至露出有源区301，并以离子剥除图
形掩膜313及硬掩膜312的残留物质并进行后清洁制程除去表面残留(Residue)与微粒子
(Micro particle)。
如图32所示，接着进行步骤4)，形成包覆于所述第三绝缘层311的第四绝缘层314。
如图33～图34所示，然后进行步骤5)，形成填充于所述接触窗且覆盖至所述第四
绝缘层314之上的导电材料315，回刻所述导电材料315使其低于所述第四绝缘层314。
所述导电材料315包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种
或两种以上的组合，其电阻率为2×10-8Ωm～1×102Ωm。
如图34～图35所示，接着进行步骤6)，形成覆盖于所述导电材料315及第四绝缘层
314之上的自对准空气仓屏蔽层316，采用等离子蚀刻所述自对准空气仓屏蔽层316形成空
气仓窗口，并进一步刻蚀所述导电材料315形成第一空气仓317。
在本实施例中，步骤6)包括：
步骤6-1)，采用化学气相沉积工艺于所述导电材料315及第四绝缘层314之上覆盖
自对准空气仓屏蔽层316，位于接触窗中部的自对准空气仓屏蔽层316的厚度小于位于接触
窗两侧的厚度，如图34所示。
步骤6-2)，采用等离子蚀刻所述自对准空气仓屏蔽层316，位于接触窗中部的自对
准空气仓屏蔽层316被全部去除形成空气仓窗口，而位于接触窗两侧的自对准空气仓屏蔽
层316被部分保留，如图35所示。
步骤6-3)，基于所述自对准空气仓屏蔽层316刻蚀所述导电材料315至沟槽隔离结
构304，形成第一空气仓317，所述第一空气仓317具有一深宽比为5～20，优选为8～20，如图
36所示，刻蚀完成后，以离子剥除残留的离子蚀刻副产物物质并进行后清洁制程除去表面
残留微粒子。
如图37所示，接着进行步骤7)，采用化学气相沉积工艺于所述第一空气仓317中填
充第一绝缘材料318，由于所述第一空气仓317具有一较大的深宽比，如8～20，使得可以同
时通过控制所述化学气相沉积工艺于所述第一绝缘材料318中形成第一孔洞319。
例如，于气体压强小于10托(Torr)的条件下，优选的气体压强为2～6托(Torr)，采
用增强高深宽比工艺eHARP(enhanced high aspect ratio process)，高密度等离子体沉
积工艺HDP(High density plasma deposition)，正硅酸乙酯化学气相沉积工艺TEOS CVD
(Tetra-ethoxysilane Chemical Vapor Deposition)或等离子增强化学气相沉积工艺
PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第一空气仓317中填充
第一绝缘材料318，同时通过控制所述化学气相沉积工艺于所述第一绝缘材料318中形成第
一孔洞319，在上述优选的气体压强下制备的第一孔洞319内的压强为2～6托(Torr)，可以
降低由于所述第一孔洞319内压强过大而造成爆裂的发生概率。进一步地，所述第一孔洞
319是由所述第一绝缘材料318完全气密包覆，以防止后续制程中的元素等污染孔洞而影响
孔洞的介电常数，同时提高孔洞的机械稳定性。另外，所述第一孔洞319与第一空气仓317的
宽度比为1:2～3，这个宽度比可以使得位线303的寄生电容极大的降低，大大改善了动态随
机存储器读写程序中信号延迟失效问题，并且可延长位线303设计长度极限。作为示例，所
述第一绝缘材料318包括氧化硅及氮化硅的一种或两种组成的混合薄膜，在本实施例中，所
述第一绝缘材料218为氮化硅。
如图38～图39所示，接着进行步骤8)，平坦化至露出所述第三绝缘层311及导电材
料315，然后采用湿法腐蚀工艺去除所述第三绝缘层311及第二绝缘层310形成第二空气仓
320。所述第二空气仓320具有一深宽比为5～20，优选为8～20。
如图40～图41所示，最后进行步骤9)，采用化学气相沉积工艺于所述第二空气仓
320中填充第二绝缘材料321，由于所述第二空气仓320具有一较大的深宽比，如8～20，使得
可以同时通过控制所述化学气相沉积工艺于所述第二绝缘材料321中形成第二孔洞322。
例如，于气体压强小于10托(Torr)的条件下，优选的气体压强为2～6托(Torr)，采
用增强高深宽比工艺eHARP(enhanced high aspect ratio process)，高密度等离子体沉
积工艺HDP(High density plasma deposition)，正硅酸乙酯化学气相沉积工艺TEOS CVD
(Tetra-ethoxysilane Chemical Vapor Deposition)或等离子增强化学气相沉积工艺
PECVD(Plasma Enhancement Chemical Vapor Deposition)于所述第二空气仓320中填充
第二绝缘材料321，同时通过控制所述化学气相沉积工艺于所述第二绝缘材料321中形成第
二孔洞322，在上述优选的气体压强下制备的第二孔洞322内的压强为2～6托(Torr)，可以
降低由于所述第二孔洞322内压强过大而造成爆裂的发生概率。进一步地，所述第二孔洞
322是由所述第二绝缘材料321完全气密包覆，以防止后续制程中的元素等污染孔洞而影响
孔洞的介电常数，同时提高孔洞的机械稳定性。另外，所述第二孔洞322与第二空气仓320的
宽度比为1:2～3，这个宽度比可以使得位线303的寄生电容极大的降低，大大改善了动态随
机存储器读写程序中信号延迟失效问题，并且可延长位线303设计长度极限。作为示例，所
述第二绝缘材料321包括氧化硅及氮化硅的一种或两种组成的混合薄膜，在本实施例中，所
述第二绝缘材料321为氮化硅。
如图41所示，本实施例还提供一种半导体存储器件，其主要采用如图22～图41所
述的制作方法制备，该半导体存储器件主要包括半导体衬底305，所述半导体衬底305上形
成有有源区301、隔离各有源区301的沟槽隔离结构304、沟槽状的晶体管字线302以及鳍状
的位线303；绝缘层，形成于各位线303表面；接触窗，形成于各位线303之间，所述接触窗内
填充有导电材料315；第一空气仓317，形成于各沟槽隔离结构304上方的导电材料315中，所
述第一空气仓317中填充有第一绝缘材料318，且所述绝缘材料中形成有孔洞319；第二空气
仓230，形成于各位线303与导电材料315之间，所述第二空气仓320中填充有第二绝缘材料
321，且所述绝缘材料中形成有孔洞322。
作为示例，所述有源区301呈带状形成于所述半导体衬底305中；所述晶体管字线
302间隔排列与所述有源区301交叉，每个有源区301对应设置两条晶体管字线302；所述位
线303呈直线与所述多条晶体管字线302垂直交叉，且每条位线303经过所述两条晶体管字
线302之间的有源区301。
作为示例，所述沟槽状的晶体管字线302包括介质材料层及电极材料层，所述介质
材料层的介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材
料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm
～1×102Ωm。
作为示例，所述晶体管字线302及位线303之间具有介电隔离层，其介电材料常数
为1.0～10，厚度为5～80纳米。
作为示例，所述第一空气仓317及第二空气仓320的深宽比均为5～20。
作为示例，所述第一孔洞319与第一空气仓317的宽度比为1:2～3，所述第二孔洞
322与第二空气仓320的宽度比为1:2～3。
作为示例，所述第一绝缘材料318及第二绝缘材料321包括氧化硅及氮化硅的一种
或两种组成的混合薄膜。
作为示例，所述第一孔洞319与所述第二孔洞322内的气体压强小于10托(Torr)。
优选地，所述第一孔洞319与所述第二孔洞322内的气体压强为2～6托(Torr)。该气体压强
范围可以降低由于所述第一孔洞319及第二孔洞322内压强过大而造成爆裂的发生概率。
作为示例，所述第一孔洞319是由所述第一绝缘材料318完全气密包覆，所述第二
孔洞322是由所述第二绝缘材料321完全气密包覆，以保证所述第一孔洞319及第二孔洞322
不容易被其它元素污染而影响孔洞的介电常数，同时提高孔洞的机械稳定性。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明利用光刻制程制作存储器线组接触窗，同时利用自动对准与平坦化工艺，
于位线之间的间隙制作空气仓结构，大大改善了动态随机存储器读写程序中信号延迟失效
问题，并且可延长位线设计长度极限，以在单位面积内布局更多电容。在本发明中，位线之
间的间隙空气仓结构可以有效降低15％以上的位线寄生电容。所以，本发明有效克服了现
有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟
悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。