同步输入和输出数据的半导体器件、电路和方法 相关申请的交叉参考
本申请要求2002年1月9日提交给韩国工业产权局的韩国优先权文件No.P2002-01251的优先权，该文件与本文相结合以供参考。
【技术领域】
本发明涉及半导体存储器件领域，特别涉及用于控制进入和离开该存储器件的输入和输出数据的时钟延迟或相位的电路。
背景技术
半导体器件，特别是存储器件，用于存储数据。通过将数据比特输入(“写入”)存储单元中的一个或多个阵列来存储数据比特。然后将其从该存储单元中输出(“读取”)。
将数据写入和读取到/从同步比特组中的存储单元阵列内。有时所述这样一组数据形成一个字节。
通过在整个器件中使用一个时钟信号完成对这些操作的同步。提供了输入时钟信号CLK，并且通常由输入时钟信号CLK另外产生内部时钟IntCLK。
由于要求存储器件变得更快，时钟信号就相应地变得更短。这样在同步输入和输出一组数据时允许的出错机会就更小。
为了减小出错机会，目前的方法主要在于降低内部时钟IntCLK的抖动。许多因素能够产生抖动，包括温度、电压的变化和器件的制造方法。减少抖动就是减少误差幅度，因而就减小了误差。
降低抖动必须在数据输出操作(读出)和数据输入操作(写入)时进行。现有技术在每个存储器件中提供了两个电路，一个用于写数据，另一个用于读数据。下面使用图1-4描述这些电路的实例。
现在参考图1，描述现有技术中器件100的一部份，该部份具有用于存储数据的存储单元阵列(MCA)102。器件100接收输入时钟信号CLK。
器件100具有一个用于锁定时钟信号延迟的电路114，以便能够以同步地方式从MCA102中输出数据组。电路114还被称为延迟锁定回路(DLL)。
电路114包括可变延迟电路122。可变延迟电路122接收输入时钟信号CLK和调节信号ADJ1，可变延迟电路122输出读出信号PCLKR，该读出信号是输入时钟信号CLK的延迟形式。该延迟是一受调节信号ADJ1控制的可变量。
电路114还包括相位检测器124。该相位检测器124接收输入时钟信号CLK和反馈时钟信号FCLK1。从下面的描述中将会认识到：反馈时钟信号FCLK1是从经过一定延迟的读出信号PCLKR中产生的。
相位检测器124输出调节信号ADJ1。调节信号ADJ1是一种使相位检测器124的输入保持同相的信号。换句话说，调节信号ADJ1是一种使反馈时钟信号FCLK1的相位与输入时钟信号CLK的相位保持一致的信号。
将读出信号PCLKR输出给器件100的数据输出(DOUT)时钟树132。由于一组DOUT缓冲器134接收来自存储单元阵列(MCA)102的输出数据DATA-OUT，所以从那儿开始，该信号用于同步一组DOUT缓冲器134。然后将输出数据转发给一组DOUT驱动器136，并从那儿转发给一组DOUT缓冲区138。
器件100通常具有许多DOUT缓冲区，一个DOUT缓冲区用于该组的一个数据比特。实例包括X4，X8，X16，X32，X64。图1示出了八个数据比特(X8)的情况。因此，一组DOUT缓冲区138包括单独的DOUT缓冲区138-1，138-2，…，138-8。另外这意味着一组DOUT缓冲器134是由8个单独的缓冲器134-1，134-2，…，134-8构成的。而且，一组DOUT驱动器136是由8个单独的驱动器136-1，136-2，…，136-8构成的。
可以理解：每个DOUT时钟树132，一组DOUT缓冲器134和一组DOUT驱动器136都带来了延迟。这些延迟，与它们的累积效应一起，可导致数据输出的不同步。
回到电路114，还构成了一反馈回路，该反馈回路从可变延迟电路122开始，在相位检测器124结束。该反馈回路接收内部时钟信号PCLKR，并输出反馈时钟信号FCLK1。
该反馈回路用于复制DOUT时钟树132、一组DOUT缓冲器134和一组DOUT驱动器136路径上的延迟。因此，在图1的实施例中，提供了三个延迟元件142，144，146，其可被构造成为复制品。特别是，延迟元件142可被构造成为复制DOUT时钟树142，延迟元件144可被构造成为复制DOUT缓冲器144，和延迟元件146可被构造成为复制DOUT驱动器146。
现在参考图2，其示出了用于描述图1中的电路的操作的时序图。内部时钟信号PCLKR相对于输入时钟信号CLK被延迟了时间间隔TD1，如可变延迟122所强加的延迟。与输入时钟信号CLK相比，PCLKR是一种超前时钟信号。超前延迟的量是延迟元件142，144，146相应的延迟TD2，TD3，TD4之和。来自MCA102的输出数据DATA-OUT与PCLKR2信号同步，并被传送给一组DOUT驱动器136以输出数据DOUT，其被调节至输入时钟信号CLK下一个周期的上升沿。
现在参考图3，描述器件100的另一部分。再次示出了器件100的一些元件，如MCA102和输入时钟信号CLK。
器件100具有用于锁定延迟的电路314，以便以同步方式将数据组输入到MCA102。电路314也被称为延迟锁定回路(DLL)。
电路314包括类似于电路122的可变延迟电路322。可变延迟电路322接收输入时钟信号CLK和调节信号ADJ3。可变延迟电路322输出写入信号PCLKW，该写入信号是时钟信号CLK的延迟形式。该延迟是由调节信号ADJ3控制的可变量。
电路314还包括类似于相位检测器124的相位检测器324。该相位检测器324接收输入时钟信号CLK和反馈时钟信号FCLK3。从下面的描述中将会认识到反馈时钟信号FCLK3是由经过一些延迟的写入信号PCLKW中产生的。
相位检测器324输出调节信号ADJ3。调节信号ADJ3是一种使相位控测器324的输入保持同相的信号。换句话说，调节信号ADJ3是一种使反馈时钟信号FCLK1的相位与输入时钟信号CLK的相位保持一致的信号。
写入信号PCLKW输出给器件100的数据输入(DIN)时钟树362。DIN时钟树362可与图1的DOUT时钟树132相似。
从DIN时钟树362开始，因为一组DIN锁存器364接收来自一组DIN缓冲区368的输入数据DIN，所以写入信号PCLKW被用于同步一组DIN锁存器364。然后将锁存的数据输入MCA102。
根据上述，图1表示X8比特的情况。这就意味着一组DIN锁存器364是由8个DIN锁存器364-1，364-2，…，364-8构成的。
将会理解：每个DIN时钟树132都带来了延迟。不经过校正，该延迟可导致数据输入的不同步。
回到电路314，还可构成一反馈回路，该反馈回路从可变延迟电路322开始，在相位检测器324结束。该反馈回路接收写入时钟信号PCLKW，并输出反馈时钟信号FCLK3。
该反馈回路用于复制DIN时钟树362路径上的延迟。因此，在图3的实施例中，提供了一个延迟元件372，其可被构造成复制品。特别是，延迟元件372可被构造成为复制DIN时钟树372。
现在参考图4，其示出了用于描述图3中的电路的操作的时序图。电路314的操作与电路114的操作相似。但是，通常这两个电路产生不同的被锁定的相位延迟量。
内部时钟信号PCLKW相对于输入时钟信号CLK被延迟了时间间隔TD5，如可变延迟322所施加的延迟。与输入时钟信号CLK相比，PCLKW是一种超前时钟信号。超前延迟的量是延迟元件372的延迟TD6。一组DIN锁存器364中的输入数据DIN通过PCLKW2信号进行同步，为了将DIN作为DATA-IN传送给MCA102，其被调节至输入时钟信号CLK下一个周期的上升沿。
示例性的锁定电路或DLL的详细操作在下列U.S.专利中进行描述，结合其公开文本以供参考：
6,194,930、6,313,674B1、6,150,856、6,229,363、5,663,665、5,771,264和5,642,082。
由于日益要求器件变得更小，所以日益要求电路更经济。由于包括具有复制电路的两个反馈回路，所以器件100需要较大的面积。
【发明内容】
本发明能够克服现有技术存在的这些问题和限制。
通常，本发明提供能够同步将数据组输入到存储单元阵列中和从器件中输出数据组的器件、电路和方法。通过内部时钟信号来执行同步，两个时钟信号都是从单延迟反馈回路中获得的。
由于一个单回路用于获取两个内部时钟信号，在半导体存储器件中就节省了空间，并允许它的体积更小。它还需要更少的功耗。
【附图说明】
通过下面参考附图的详细描述，本发明将会变得更加清晰，其中：
图1是示出了用于从存储单元阵列中读出数据的电路的、现有技术器件的一部分的方框图，和用于控制用于读出数据的内部时钟的延迟的延迟锁定回路的方框图；
图2是描述图1中的电路的读出操作的时序图；
图3是示出了用于将数据写入存储单元阵列中的电路的、图1中的现有技术器件的另一部分的方框图，和用于控制用于写入数据的内部时钟的延迟的延迟锁定回路的方框图；
图4是描述图3中的电路的写入操作的时序图；
图5是根据本发明的一个实施例制成的器件中一个电路的方框图；
图6是根据本发明的一个实施例制成的另一个器件中一个电路的方框图；
图7是根据本发明的延迟锁定回路实施例的图5或图6中的所述器件的电路中延迟控制电路的方框图；
图8是根据本发明的相位锁定回路实施例的图5或图6中的所述器件的电路中延迟控制电路的方框图；
图9是根据本发明的一个实施例制成的器件中一个电路的较详细方框图；
图10是图9电路元件的电路图；
图11是解释图9中的电路的读出操作的时序图；
图12是解释图9中的电路的写入操作的时序图；
图13是图9中的电路元件的电路图；
图14是解释根据本发明的一个实施例的方法的流程图。
具体实施例
如前所述，本发明提供了能够同步输入数据组到存储单元阵列中和输出器件中的数据组的器件、电路和方法。利用内部时钟信号来进行同步，两个时钟信号都是从单延迟反馈回路中获得的。现在详细地描述本发明。
现在参考图5，其示出了根据本发明的一个常用实施例制成的存储器件500。
器件500包括用于存储数据的存储单元阵列(MCA)502。它还接收用于同步其操作的输入时钟信号CLK。
器件500还包括一组数据输入(DIN)锁存器504，和一组DIN缓冲区505。在DIN缓冲区505接收到的数据通过DIN锁存器504进行锁存以便将数据作为DATA-IN输入到MCA502中。
此外，器件500还包括一组数据输出(DOUT)缓冲器507和一组DOUT缓冲区508。接收作为DATA-OUT的来自MCA502的数据和并将其存储在DOUT缓冲器507中，以便作为DOUT转发给DOUT缓冲区508。
本发明的所有实施例包括器件，其中，一组数据可由任何数量的数据，例如X4，X8，X16，X32，X64等构成。每组将具有适当数量的元件。
器件500还包括其它的电路，其未在图5的概要方框图中示出。这样的电路没有包括在图5中(和其它图中)，是为了更好地阐述本发明的描述。从本文件的其余部份以及目前本领域中的常识将会理解用于实现图5器件的其它电路。
重要的是，器件500包括锁定回路515，其接收输入时钟信号CLK。锁定回路515将写入控制信号PGCLKW输出到DIN锁存器504。因此写入控制信号PGCLKW用于同步输入数据到MCA502中。
锁定回路515还将读出控制信号PGCLKR输出到DOUT缓冲器507中。因此读出控制信号PGCLKR用于同步缓冲从MCA502接收到的数据。
在较佳实施例中，锁定回路515包括延迟控制电路520和至少一个复制延迟526，如图所示进行连接。
延迟控制电路520接收输入时钟信号CLK，并产生内部时钟信号PGCLK。延迟控制电路520还接收反馈时钟信号FGCLK。
相对于输入时钟信号CLK，将内部时钟信号PGCLK延迟一个受反馈时钟信号FGCLK控制的量。特别是，电路520调节其自身的延迟以便反馈时钟信号FGCLK的一个相位与输入时钟信号CLK的相位保持一致。
复制延迟526可由一个单延迟单元(如图5所示)或由许多单延迟单元构成。复制延迟526接收内部时钟信号PGCLK，并延迟它以能产生反馈时钟信号FGCLK。
重要的是，复制延迟526沿着在锁定回路515中如箭头所示的单回路528，延迟内部时钟信号PGCLK。换句话说，复制延迟526限定了一个具有延迟控制电路520的回路。该回路开始于延迟控制电路520的输出(这里产生内部时钟信号PGCLK)，并终止于延迟控制电路520的输入，在此处接收反馈时钟信号FGCLK。
本发明的一个重要特征在于写入控制信号PGCLKW和读出控制信号PGCLKR都是通过在单回路528的分接点A，B进行抽头而产生的。更具体的说，从回路528的第一分接点A接收作为内部时钟信号PGCLK的写入控制信号PGCLKW。从回路528的第二分接点B接收再次作为内部时钟信号PGCLK的读出控制信号PGCLKR。读出控制信号PGCLKR在读取操作过程中启用，写入控制信号PGCLKW在写入过程中启用。可同时进行某些这样的操作。
如果分接点A，B不同，那么写入控制信号PGCLKR具有相对于内部时钟信号PGCLK的第一延迟，读出控制信号PGCLKR具有相对于内部时钟信号PGCLK的第二延迟。
第一和第二延迟通常不同。其中之一可能正好为零。例如，在图5中示出了分接点A，其在回路528中的所有复制延迟526之后，因而写入控制信号PGCLKW与信号FGCLK相同。此外，分接点B在回路528中的所有复制延迟526之前，因而读出控制信号PGCLKR与信号PGCLK相同。虽然这种组合是可能的，但是对于实现本发明而言不是必需的。采用其它分接点也是可能的，如下所述，还在复制延迟526的单个延迟元件之间。
本发明的优点在于使用单回路528产生信号：读出控制信号和写入控制信号。与现有技术相比节省了空间。
现在参考图6，其示出了根据本发明的另一个常用实施例制成的存储器件600。
器件600包括用于存储数据的存储单元阵列(MCA)602。它还接收用于同步其操作的输入时钟信号CLK。
器件600还包括一组数据输入(DIN)锁存器604和一组数据输出(DOUT)缓冲器607。它们用于将数据输入到MCA602中和从MCA602中输出数据。
此外，器件600另外还包括一组DIN/DOUT缓冲区609。DIN/DOUT缓冲区609用于输入数据(到DIN锁存器604中)和用于输出数据(从DOUT697中)。换句话说，存储器件600在其输入和输出操作时共用一组缓冲区609。虽然该器件在读出操作时工作，但是DIN/DOUT缓冲区609是作为DOUT缓冲区工作的。虽然该器件在写入操作时工作，但是DIN/DOUT缓冲区609是作为DIN缓冲区工作的。通常DRAMs共享DIN/DOUT缓冲区。
重要的是，器件600包括锁定回路615，其可以与图5中的电路515相同。换句话说，本发明可用存储器件实现，其中，不共用数据输入/输出缓冲区(图5)或共享数据输入/输出缓冲区(图6)。
更具体地说，锁定回路615包括形成回路528的延迟控制电路520和复制延迟526。延迟控制电路520接收输入时钟信号CLK。锁定回路515将写入控制信号PGCLKW输出到DIN锁存器604中，将读出控制信号PGCLKR输出到DOUT缓冲器607中。这些信号同步数据组的写入和读出操作。
根据本发明，可以以各种方式构造延迟控制电路520。参考图7和图8，描述如电路520-A和520-B的两种方式。
现在参考图7，延迟控制电路520-A包括可变延迟电路730和相位检测电路740。变延迟电路730和相位检测电路740都可用来接收输入时钟信号CLK。
可变延迟电路730接收调节信号ADJ。因此，它通过延迟输入时钟信号CLK产生内部时钟信号PGCLK，以响应调节信号ADJ。可变延迟电路730可用本领域中公知的许多方式构造。一种方式是使用n个延迟终端，其中，由调节信号ADJ选择终端之一。可变延迟范围由预设数量的延迟终端限定。
相位检测电路740接收反馈时钟信号FGCLK。然后通过将输入时钟信号CLK与反馈时钟信号FGCLK相比较而产生调节信号ADJ。该调节信号ADJ是一种使相位检测器740的输入保持同相的信号。换句话说，调节信号ADJ是一种使反馈时钟信号FGCLK的相位与输入时钟信号CLK的相位保持一致的信号。
图7的实施例对应于延迟锁定回路(DLL)实例。即使DLL电路提供的内部时钟信号相对于输入时钟信号CLK发生了位移，内部时钟信号的相位也超前于输入时钟信号CLK的相位。
现在参考图8，延迟控制电路520-B包括振荡器830和相位检测电路840。
振荡器830接收同步信号SYNC。因此，它通过延迟输入时钟信号CLK产生内部时钟信号PGCLK，以响应同步信号SYNC。振荡器830可用本领域中公知的诸如振荡器，脉冲发生器等的多种形式构造。
相位检测电路840接收输入时钟信号CLK和反馈时钟信号FGCLK。然后它通过将输入时钟信号CLK与反馈时钟信号FGCLK相比较而产生同步信号SYNC。
在一个实施例中，同步信号SYNC是一种使相位检测器840的输入保持同相的信号。换句话说，同步信号SYNC是一种使反馈时钟信号FGCLK的相位与输入时钟信号CLK的相位保持一致的信号。
现在参考图9，存储器件900具有根据本发明的一个实施例形成的电路。该器件包括用于存储和取回数据的存储单元阵列(MCA)902。
器件900的电路还包括用于将数据输入到MCA902中的输入分支，该输入分支是由一组DIN缓冲区905和一组DIN锁存器904构成。
此外，器件900的电路包括用于从MCA902中输出数据的输出分支，该输出分支是由一组DOUT缓冲器907、一组DOUT驱动器908和一组DOUT缓冲区909构成。
如本文件其它处所示，可以实现共享数据输入/输出缓冲区的器件900的电路。
器件900的电路还包括延迟控制电路920和复制延迟电路。在图9的实施例中，复制延迟电路是由被排列形成反馈回路928的一个或多个器件构成的。
延迟控制电路920接收输入时钟信号CLK，并产生内部时钟信号PCLKR3。然后沿回路928延迟该内部时钟信号PCLKR3，并将其作为反馈时钟信号FCLK3输入回电路920。
可以以任何构造延迟控制电路520的方式构造延迟控制电路920，如图7中的电路520-A，或图8中的电路520-A。延迟控制电路920接收反馈时钟信号FCLK3，并由此调节内部时钟信号PCLKR3相对于输入时钟信号CLK被延迟的量。
在回路928中至少定义了两个分接点A和B。通过数据输入分支使用分接点A，通过数据输出分支使用分接点B。
在图9的实施例中，在分接点A，回路928中的中间时钟信号PCLKW3被馈送给DIN时钟树932。从此，其作为写入控制信号PCLKW4出现，并被发送给DIN锁存器904，以同步写操作。因此，写入控制信号PCLKW4具有相对于内部时钟信号PCLKR3的第一延迟。
而且在图9的实施例中，分接点B与延迟控制电路920的输出相同。这对于实现本发明而言不是必需的，采用其它实施例也是可能的。
在分接点B，回路928中的内部时钟信号PCLKR3被馈送给DOUT时钟树932。从此，其作为读出控制信号PCLKR4出现，并被发送给DOUT缓冲器907，以同步读操作。因此，读出控制信号PCLKR4具有相对于内部时钟信号PCLKR3的第二延迟。
在图9中，复制延迟电路是由三个被排列形成反馈回路928的延迟器件950，960，970构成的。下面将对其做详细描述。
延迟器950是复制数据输出缓冲器(可视为复制DOUT缓冲器950)。它具有由DOUT缓冲器907确定的延迟。
延迟器件960是复制数据输出驱动器(可视为复制DOUT驱动器960)。它在回路928中比特于复制数据输出缓冲器950之后。复制数据输出驱动器960具有由DOUT驱动器908确定的延迟。
延迟器件970是复制时钟树(可视为复制DIN/DOUT时钟树970)。它在回路928中比特于复制数据输出驱动器960之后。复制时钟树970具有由DIN时钟树932确定的延迟。
图9的设计优点在于第一分接点A是复制数据输出驱动器960的输出。这就提供了具有足够强度的正被输入到DIN时钟树932中的信号PCLKW3。
设计图9的另一种方式在于延迟器件950和延迟器件960形成第一复制延迟电路，该电路接收内部时钟信号PCLKR3和输出中间时钟信号PCLKW3。而且，延迟器件970形成第二复制延迟电路，该电路接收中间时钟信号PCLKW3和输出反馈时钟信号FCLK9。
现在参考图10，其示出了复制数据输出驱动器960的设计。缓冲器从节点N1的信号中产生信号PCLKW3。通过改变图10中的PMOS/NMOS晶体管的尺寸可调节延迟。
参考图11和图12，解释图9中的电路的操作。TD8是延迟控制电路920的延迟。TD9是复制DOUT缓冲器950的延迟。TD10是复制DOUT驱动器960的延迟。TD11是复制DIN/DOUT时钟树970的延迟。
返回图9，它最大的优点是使DIN时钟树932与DOUT时钟树933具有相同的延迟。使其在共享DIN缓冲区和DOUT缓冲区的实施例中容易实现。
但是，在具有不同于DOUT时钟树933的延迟的DIN时钟树932中，最好形成其它结构。其包括对第二复制延迟电路(延迟器件970)的延迟做第一调节，然后通过对第一复制延迟电路(延迟器件950，960)的延迟做第二调节，以对第一调节做可选的补偿。
更具体的说，复制时钟树970包括第一可调补偿延迟部件982。该部件982用于对复制时钟树970的内部延迟做第一微调。第一微调能使复制时钟树970的延迟与DIN时钟树932的延迟相匹配。第一微调最好是由DOUT时钟树933和DIN时钟树932之间的延迟差确定的。
在一个实施例中，部件982由外部可编程控制信号MRS控制。这个信号可以是方式寄存器设定信号，因而它可以控制时间延迟的量。下面描述另一个实施例。
此外，复制数据输出缓冲器950和复制数据输出驱动器960二者都包括第二可调补偿延迟部件984。该部件984用于对其主器件(host devices)的内部延迟做第二微调。此外，可由外部可编程控制信号控制第二可调补偿延迟部件984。
第二微调用于补偿回路928的全部延迟中的第一微调。根据数据输出时钟树933的延迟，和可选地根据数据输入时钟树932的延迟做第二微调。
对于第一个实例来说，如果DOUT时钟树933的延迟时间是1.0ns，复制DOUT缓冲器950的延迟时间是1.0ns，且DIN时钟树932的延迟时间是0.8ns，那么第一补偿延迟982被调节为0.8ns的延迟，然后补偿延迟984必须被增加到1.2ns的延迟。换句话说，复制DIN/DOUT时钟树970的延迟时间最后设定为0.8ns，而复制DOUT缓冲器950的延迟时间最后设定为1.2ns。
作为另一个实施例，如果复制DOUT时钟树933的延迟时间是1.0ns，复制DOUT缓冲器950的延迟时间是1.0ns，且DIN时钟树932的延迟时间是1.2ns，那么第一补偿延迟982被调节为1.2ns的延迟，然后补偿延迟984必须被减小到0.8ns的延迟。换句话说，复制DIN/DOUT时钟树970的延迟时间最后设定为1.2ns，而复制DOUT缓冲器950的延迟时间最后设定为0.8ns。
现在参考图13，示出了第一可调补偿延迟部件982和第二可调补偿延迟部件984的另一个实施例。将会理解图13的实施例不包括接收可编程控制信号。
图13表示复制DIN/DOUT时钟树970，或复制DOUT缓冲器950的一个实施例。它包括一系列的反相器1360，1370，…，它们接收信号PCLKR3和在节点N1(延迟器件950)产生的信号，或者接收信号PCLKW3和产生的信号FCLK9(延迟器件970)。在这些反相器周围有许多电阻1361，1363，…，许多电容1365，1368和许多保险丝1362，1364。通过切断保险丝1362，1364，来调节增加或减少的延迟的量。
现在参考图14，用流程图1400解释根据本发明的一个实施例的方法。可在半导体存储器件或其它非存储半导体器件中实践流程图1400中的方法。
根据任选的逻辑框1410，可对回路整体延迟做一次或多次微调。第二微调可用于补偿回路整体延迟中的第一微调。或者通过设定一个或多个外部可编程控制信号，或者通过切断保险丝来进行这些微调。
根据下一个逻辑框1420，接收具有第一相位的输入时钟信号。
根据下一个逻辑框1430，将输入时钟信号延迟第一延迟量，这就产生了内部时钟信号。
根据下一个逻辑框1440，沿单回路延迟内部时钟信号，这就产生了具有第二相位的反馈时钟信号。
根据下一个逻辑框1445，读出反馈时钟信号。
根据下一个逻辑框1450，控制第一数量以便使第二相位与第一相位相同。或者通过使用延迟锁定回路，或者通过使用相位锁定回路，由读出的反馈时钟信号执行控制。
根据下一个逻辑框1460，从回路的第一分接点接收内部时钟信号的第一延迟形式。
根据下一个逻辑框1470，根据接收到的第一延迟形式同步输入到器件中的一组数据，以便将其写入到半导体器件中(或者半导体存储器件的存储单元阵列中)。
根据下一个逻辑框1480，从与逻辑框1460中相同回路的第二分接点中接收内部时钟信号的第二延迟形式。
根据任选的下一个逻辑框1490，根据接收到的第二延迟形式同步从半导体器件(或存储单元阵列)中读取的一组数据，以便将其从器件中输出。
根据可作为一个整体的本文件提出的描述，本领域的技术人员将能够实施本发明。为了提供对本发明一个较彻底的理解已经作出了详细的描述。在其它情况下，对公知的特征未作详细的描述，是为了不遮蔽本发明的重点。
虽然以优选的形式公开了本发明，本文中公开和说明的具体实施例不能被认为具有限定意义。实际上，应该明白，本领域的技术人员根据本发明的描述可对本发明作出各种形式的修改。本发明人认为本发明的保护客体包括这里公开的不同部件、特征、功能和/或性能的所有组合和再组合。
下面的权利要求限定了某些组合和再组合，这些权利要求被认为具有新颖性和非显而易见性。其它特征、功能、元件和/或性能的组合和再组合的附加权利要求可出现在本文件或相关文件中。