半导体存储装置 【技术领域】
本发明关于半导体存储装置，特别是关于具有内置升压电源电路的读出电路的半导体存储装置的低消费电流技术。
背景技术
作为安装于微型计算机装置的半导体存储装置的读出方法之一，一般采用通过字线及位线选择配置于矩阵上的多个存储单元之中的一者，并且利用读出放大器从被选择的存储单元地单元(cell)电流来检测存储信息的方式。另外，为给这样的半导体存储装置的内部电路提供电源而开发了内置将外部供给的电压升压的升压电源电路之半导体存储装置(例如，日本特许厅，专利公开号：特平开10-302492号公报)。
图1表示现有的具有升压电源电路的半导体存储装置的结构图。
在同一幅图中，微型计算机130由控制整个微型计算机的CPU121和半导体存储装置120构成。
半导体存储装置120由升压电源电路113、将存储1位信息的存储单元以矩阵状配置的存储单元阵列7、沿存储单元阵列7的Y方向排列的字线111、通过来源于电压Vg和CPU121的地址信息Add来选择任意字线111的行译码器6，该电压Vg由差动放大电路4提供、沿存储单元阵列7的X方向排列的位线112、通过来源于CPU121的地址信息Add来选择任意位线112的列译码器8、读出通过上述行译码器6和列译码器8所选择的1位存储单元信息的读出放大器9、将读出放大器9的读出数据锁存的数据锁存器110、利用来自CPU121的信号(SLOW及NDS)控制读出放大器9动作的脉冲发生电路5构成。
升压电源电路113由基准电压发生电路1、产生高于外部供给电压VDD的电压Vp之电压泵电路2、根据基准电压发生电路1所产生电压VREF和升压电压Vp的比较来控制电压泵电路2动作的Vp电压检测电路3、利用电压泵电路2所产生的电压Vp来产生基准电压2倍的电压Vg的差动放大电路4构成。
在上述结构中，在读出时，地址AddX和AddY一旦被输入到行译码器6和列译码器8，则行译码器6通过AddY选择一条字线111，列译码器8通过AddX选择一条位线112。读出放大器9检测由字线111和位线112所选择的存储单元的存储内容并依据存储内容输出H电平或L电平的信号DOUT。然后，数据锁存器110锁存信号DOUT并输出Data。
当上述读出动作在数μs指令的长周期内进行时，降低消费电流的目的一般是仅在从存储单元进行读出动作期间有源化读出放大器9。再者，Vg电压为了正常读出而由升压电源电路113稳定产生。
图2表示在较长周期进行读出时的各电路的动作顺序。
在同图中，在时刻T2，一旦CPU121输出的控制信号NDS从H电平切换为L电平，则以此为契机脉冲发生电路5的输出SAAV由L电平切换为H电平，并且输入SAAV的读出放大器9开始有源化。这样，读出传感器9读出选择的存储单元的存储信息并从DOUT输出。其后，脉冲发生电路5在时刻T3期间内将输出SAAV由H电平切换为L电平，并以此为契机，数据锁存器110锁存来自DOUT的输出，并一直持续输出到下一个周期的锁存到来为止。读出放大器9在T3以SAAV切换为L电平为契机停止动作。
在升压电源电路113产生的电压Vg由基准电压发生电路1和差动放大电路4稳定地产生。在电压泵电路2产生的电压Vp通过按照Vp电压检测电路3的检测结果来控制电压泵电路2的动作、停止产生的，因此，成为具有一定宽度的波形。
当在长周期内进行读出动作时，仅在从存储单元读出时有源化读出放大器9的读出，并且，读出后使输出信息在锁存后停止。这时，与使读出电路保持动作的读出方法相比，消费电流减少。
但是，如上述说明的那样，升压电源电路113在周期内一直动作并产生Vg电压，以致造成消费掉不必要的电流。该升压电源电路113特别是消费电流较大，所以依然存在产生不必要的电流消费问题。
【发明内容】
本发明旨在提供一种与以往相比更能够抑制内置升压电源电路的读出电路的消费电流之半导体存储装置。
实现本目的的半导体存储装置是一种具有存储阵列的半导体存储装置，包括：读出装置，具有读出存储于存储阵列的信息之功能；升压装置，具有将外部供给的电压升压并提供给存储单元以便读出存储于存储单元的信息；开始控制装置，用于在读出周期开始后使上述升压装置开始升压；检测装置，检测通过上述升压装置升压后的电压是否达到读出存储于存储单元的信息所要求的规定值的状况，并且在执行检测该状况时使所述读出装置开始读出动作；停止控制装置，从利用上述检测装置实施上述状况的检测时起，经过上述读出动作所要求的规定时间后，使所述升压装置停止升压。
再有，升压装置并不是能够瞬时将电压升压至规定值，而是由开始控制装置开始升压后，随着时间的推移电压值上升，其结果是，升压后的电压总会达到规定值。在此，所谓的规定值是指例如外部供给的电源电压的数倍等高于电源电压的值。另外，通过检测装置对是否达到规定值的检测，取出例如将表示升压结果的电压的几分之一的电压(降压后的电压，即经过电阻分压后的电压)作为比较用，将取出的电压与低于电源电压值的固定电压进行比较来进行。
通过该结构，半导体存储装置在读出周期开始后将用于供给存储单元的电压升压，从经过升压后的电压达到规定值时起开始读出动作，从该读出动作开始时起经过规定时间后停止升压。该规定时间为读出装置进行实际读出动作所必需的时间。象这样，由于用于供给存储单元的电压的升压期间缩短至必要的最小限度以便与读出动作期间相吻合，所以与升压期间被徒劳地设定得较长相比较，具有降低消费电流的效果。特别是，对于1个周期为数μs以上的较长周期的情形，由于不进行读出动作的期间长于1个周期中读出动作所需要的期间，如果在1个周期内不间断升压，则在不进行读出动作的长期间内会消费掉不必要的电流。在这一点上，本发明的半导体存储装置，实际读出动作的开始时刻吻合，从该开始时刻稍前便开始升压，且读出动作结束的同时停止升压，因此，不会消费在不进行读出动作期间所不需要的电流。
再者，在所述半导体存储装置中，所述读出装置包含具有将从多个存储单元中选择的存储单元的单元电流放大并输出功能的读出放大器，所述升压装置包括：基准电压发生电路，根据从半导体存储装置外部输入的电源电压，产生小于该电源电压的一定电压；电压泵电路，具有产生比所述电源电压高的电压之功能；差动放大电路，具有根据所述电压泵电路产生的电压，以所述基准电压发生电路产生的电压为基准产生该基准的规定数倍且高于所述电源电压的输出电压并供给存储单元之功能；第1电压检测电路，该电路具有下述功能：以所述差动放大电路所产生的电压为基准，比较该基准与所述电压泵电路所产生的电压，根据比较结果来控制所述电压泵电路的升压动作的开始和停止，这样，将所述电压泵电路所产生的电压控制在一定范围。所述检测装置包含将所述基准电压发生电路所产生的电压和所述差动放大电路所产生的电压经降压后获得的比较电压进行比较，从而检测所述差动放大电路所产生的输出电压是否达到了预设的高于所述电源电压的电压的状况，并且该状况被检测时有源化所述读出放大器之第2电压检测电路。所述开始控制装置通过读出周期开始后有源化所述第1电压检测电路及所述差动放大电路，致使所述升压开始装置升压，并且所述读出周期开始后有源化所述电压检测电路。所述停止控制装置在所述读出放大器有源化之后再经过所述规定时间后，将所述电压泵电路和所述差动放大电路及所述第1电压检测电路设定为功能停止状态，这样致使所述升压装置停止升压，并且在所述读出放大器有源化之后经过所述规定时间后，将所述第2电压检测电路设定为功能停止状态。
此外，该结构的各要素与图3对应，所述升压装置对应于升压电源电路201，所述基准电压发生电路对应于基准电压发生电路1，所述电压泵电路对应于电压泵电路2，所述差动放大电路对应于差动放大电路100，所述第1电压检测电路对应于Vp电压检测电路3，所述第2电压检测电路对应于Vg电压检测电路11，所述开始控制装置和所述停止控制装置对应于控制电路105。
再有，所述半导体存储装置还包括：读出放大器停止控制电路，利用所述第2电压检测电路从所述状况被检测时起经过所述规定时间后的时刻，使该读出放大器的功能停止；读出放大器输出锁存电路，用于在该读出放大器的功能停止后，将所述读出放大器的输出保存一定期间。
在半导体存储装置中，功耗最大的是电压泵电路，其次功耗较大的是读出放大器。因此，当读出动作结束时除了使包含电压泵电路的升压装置停止外，亦使读出放大器停止，这样能够获得功耗进一步降低的效果。此外，为了当读出放大器停止后也能够获得读出放大器的输出，半导体存储装置设置有读出传感器输出锁存电路。
另外，在所述半导体存储装置中，所述第2电压检测电路包含读出放大器有源化信号锁存电路。该电路用于：在所述读出放大器有源化时输出规定的信号，所述半导体存储装置将自所述第2电压检测电路输出的所述规定信号保存一定期间，并将作为保存结果的信号传送到所述读出放大器。
第2电压检测电路检测差动放大电路的输出电压经升压后最终达到目标值的状况，并接收所述信号的输出，使读出放大器有源化。在此，半导体存储装置还具有锁存所述规定信号的输出之读出放大器有源化信号锁存电路，根据锁存电路的输出使读出放大器有源化，这样，即使差动放大电路的输出产生噪声且受其影响所述规定信号的输出发生振动，读出放大器并不受振动影响而稳定地动作。其结果是，由于去往升压电压的噪声造成的动作不良消失，因此能够实现稳定的读出。
另外，在所述半导体存储装置中，所述差动放大电路还包括：第1N沟道晶体管，将该差动放大电路的输出电压进行电阻分压所获得的所述比较电压在该差动放大电路功能停止时设定为与该输出电压相同来进行动作；第2N沟道晶体管，在该差动放大电路功能停止时，使所述差动放大电路的差动电路部分的贯通电流截止；P沟道晶体管，该P沟道晶体管的栅极与成为所述差动放大电路输出电压的节点连接，并且当该差动放大电路的功能停止时，该节点使所述电压泵电路所产生的电压短路。
该结构与图6的停止电路300对应，第1N沟道晶体管对应于N沟道晶体管25、第2N沟道晶体管对应于N沟道晶体管25、P沟道晶体管对应于P沟道晶体管22。
根据该结构，差动放大电路停止时，可以设定认定下一动作时变化的中间节点电位。结果是，不会发生差动放大电路所产生的电压在动作开始时不经意地超过设定电压的情况，从而可以实现从动作开始时起即可保持稳定地动作。
另外，在所述半导体存储装置中，所述差动放大电路还包括：多个供给电荷用P供沟道晶体管，连接每个供给电荷用P沟道晶体管以便将所述电压泵电路产生的电荷供给所述差动放大电路；截止控制用P沟道晶体管，用于直接与所述多个电荷供给用P沟道晶体管的一部分连接，并根据读出模式在截止或不截止该电荷供给用P沟道晶体管之间进行切换。
该结构与图6的功率转换电路301对应，所述多个电荷供给用P沟道晶体管对应于P沟道晶体管16和17、所述截止控制用P沟道晶体管对应于P沟道晶体管24。
根据该结构，当读出周期为数十ns的高速动作读出模式时，通过全部使用所述多个电荷供给用P沟道晶体管提高电荷供给功率，从而抑制负荷电路所引发的电压降低；当读出周期为数十μs的低速动作读出模式时，通过使用所述多个电荷供给用P沟道晶体管的一部分来抑制电荷供给功率，具有使不经意地超过设定电压的过冲消失的效果。其结果是，无论是高速动作亦或是低速动作均能产生稳定的电压。
另外，在所述半导体装置中，所述第2电压检测电路具有通过电流镜连接的第1P沟道晶体管和第2P沟道晶体管，所述第2电压检测电路还具有：第3P沟道晶体管，该第3沟道晶体管与将栅极和漏极连接的所述第1P沟道晶体管并联，并当该第2电压检测电路的功能停止时，该漏极使电源电压短路；第1N沟道晶体管，与所述第2P沟道晶体管连接，并且当该第2电压检测电路的功能停止时使该第2P沟道晶体管的漏极接地；第2N沟道晶体管，用于当该第2电压检测电路的功能停止时使所述差动电路部的贯通电流截止；第4P沟道晶体管，与所述差动放大电路输出电压的节点侧连接，并且当所述第2电压检测电路功能停止时将所述差动放大电路输出电压经电阻分压所获得的所述比较电压设置为接地电压；截止部，当所述第2电压检测电路的功能停止时，使用于将所述差动电路部的输出进行逻辑信号变换的、串联连接的P沟道晶体管及N沟道晶体管之中的该N沟道晶体管截止。
在该结构中，第1P沟道晶体管和第2P沟道晶体管与图8的2个P沟道晶体管30对应，第3P沟道晶体管对应于P沟道晶体管37，第1N沟道晶体管对应于N沟道晶体管36，第2N沟道晶体管对应于N沟道晶体管33，第4P沟道晶体管对应于P沟道晶体管39，所述截止部的P沟道晶体管对应于P沟道晶体管38，所述截止部的N沟道晶体管对应于N沟道晶体管40。
根据该结构，当所述第2电压检测电路停止时，可以设定注视下一个动作变化的中间节点电位。其结果是，所述第2电压检测电路不会发生动作开始时不经意地输出检测信号的情况，从而能够自动作开始时起保持正常的检测动作。
再者，所述半导体存储装置中，所述第2电压检测电路与所述第1差动放大电路用N沟道晶体管并联连接，以便使通过栅极接收所述差动放大电路的输出电压经电阻分压后所获得的所述比较电压的第1差动电路用N沟道晶体管，与通过栅极接收所述基准电压发生电路所产生电压的第2差动电路用N沟道晶体管的功率相比总功率增大。
根据该结构，差动放大电路产生的电压以稍低的电平稳定下来，所述第2电压检测电路永久不输出检测信号的情形消失。结果是，所述第2电压检测电路不会发生误动作，从而可以实现正常的检测动作。
此外，所述半导体存储装置还包含与所述电压泵电路所产生电压的节点通过二极管连接的用于当该电压泵电路功能停止时该节点低于电源电压的情形从外部电源给该节点提供电荷的晶体管。
根据该结构，位于高阻抗状态的所述电压泵电路输出点的某电压节点导致漏电流引发的电压降低，但是，其最低电压能够控制在VDD-Vt。其结果是，当下一个电压电源电路动作时不是自接地电平而是可以从VDD-Vt开始升压，因此，与自接地电平起开始升压相比可以实现低消费电流。
再有，所述半导体存储装置包含与所述差动放大电路所产生输出电压的节点通过二极管连接的用于当该差动放大电路功能停止时该节点低于电源电压的情形下从外部电源给该节点提供电荷的晶体管。
根据该结构，位于高阻抗状态的所述电压泵电路输出点的某电压节点导致漏电流引发的电压降低，但是，其最低电压能够控制在VDD-Vt。其结果是，当下一个电压电源电路动作时不是自接地电平而是可以从VDD-Vt开始升压，因此，与自接地电平起开始升压相比可以实现低消费电流。
附图的简单说明
图1表示现有的具有升压电源电路的半导体存储装置结构。
图2表示在长周期内进行读出时的各电路的动作顺序。
图3表示本发明的实施形态所涉及半导体存储装置的结构。
图4是表示半导体存储装置200的动作之时序图。
图5表示Vp、Vg、VDD及VREF的关系。
图6表示差动放大电路100的结构。
图7表示高速动作时的半导体存储装置200的动作之时序图。
图8表示Vg电压检测电路11的结构。
发明的具体实施形态
以下，利用附图说明本发明的实施形态。
<半导体存储装置200>
图3表示本发明的实施形态所涉及半导体存储装置的结构。
在同图中，半导体存储装置200由升压电源电路201，将存储1位信息的存储单元以矩阵状配置的存储单元阵列7，沿存储单元阵列7的Y方向排列的字线111，通过来自电压Vg和CPU的地址信息Add来选择任意字线的行译码器6，其中电压Vg由升压电源电路201供给，沿存储单元阵列7的X方向排列的位线112，通过来自CPU的地址信息Add来选择任意位线112的列译码器8、读出所述行译码器6和列译码器8所选择的1位存储单元信息的读出放大器9，锁存读出放大器9的读出数据的数据锁存器110，检测Vg电压是否成为VREF的大致2倍的Vg电压检测电路11，NDS变成L电平后存储Vg电压检测电路11的检测输出信号SAS的最初上升沿之锁存电路107，NDS变成L电平后接收锁存电路107的输出信号SASS并产生规定时间SAAV信号的脉冲发生电路12，控制基准电压发生电路1，Vp电压检测电路3，差动放大电路100，Vg电压检测电路11和脉冲发生电路12的控制电路105、N沟道晶体管103，104构成。
升压电源电路201由产生基准电压VREF的基准电压发生电路1、电压泵电路2、利用电压泵电路2产生的电压Vp来产生基准电压VREF2倍的电压之差动放大电路100、比较电压Vg和电压Vp并按照比较结果控制电压泵电路2动作的Vp电压检测电路3、电平转换器106、将电源电压VDD供给Vp，Vg的P沟道晶体管101，102构成。
图4是说明上述结构的半导体存储装置200的动作的时序图。
图4所示的半导体存储装置200的读出动作与微型计算机装置的低速模式对应，SLOW信号通常是H电平。低速模式时的读出动作由外部信号NDS控制。NDS是在H电平时处于不进行读出动作的待机状态，并在L电平时进行读出动作。将NDS从L电平切换到H电平的时刻T1到下一时刻T1的期间作为一个读出周期。
一旦NDS在时刻T1的期间内从L电平跳变到H电平，则控制电路105将信号RFACT从L电平切换到H电平并输出。借助于该切换，基准电压发生电路1实现有源化，在时刻T2到来之前基准电压VREF的值保持不变。
其次，一旦NDS在时刻T2期间内从H电平跳变到L电平，则控制电路105将信号DS从L电平切换到H电平并输出。借助于该切换，Vp电压检测电路3和差动放大电路100及Vg电压检测电路11实现有源化，脉冲发生电路12处于等待锁存电路107的SASS信号的状态。
Vp电压检测电路3在信号DS为H电平期间实现有源化，根据检测结果使电压泵电路2动作或停止，将Vp保持在Vg+Vt程度(Vt根据晶体管的特性而定例如约1V)。更详细的是，Vp电压检测电路3当Vp＜Vg+Vt时，对电压泵电路2产生信号使电压泵电路2有源化。这样，电压泵电路2当Vp＜Vg+Vt时，接收来自Vp电压检测电路3的信号实现有源化，并以高于电源电压VDD的高电压一直动作到Vp＞Vg+Vt为止(参考图5的电压关系图)
差动放大电路100当信号DS为H电平期间实现有源化，将Vp电压作为电源，将Vg电压上升至Vg电压是VREF的2倍。
Vg电压电压检测电路11当信号DS为H电平期间实现有源化，检测Vg电压是否达到作为目标电压的VREF电压×2倍，检测时将信号SAS从L电平切换到H电平并输出(时刻T3)。
锁存电路107一旦信号SAS从L电平切换为H电平，则存储该信号，将SASS从L电平切换为H电平并输出。
脉冲发生电路12接收信号SASS的H电平并将信号SAAV从L切换到H电平输出。脉冲发生电路12将信号SAAV切换到H电平并经过规定时间后，将信号SAAV从H电平切换到L电平输出。该规定时间是指读出放大器9取出所选择的存储单元的电压所必需的充分时间。
在时刻T3，行译码器6及列译码器8接收供给的达到目标值的Vg电压，并选择由地址AddY和AddX指定的1条字线111和位线112。
读出放大器9接收变成H电平的SAAV信号并有源化，将来自位于所选择的字线111和位线112交点的存储单元的电压放大，从DOUT输出。
数据锁存器110在时刻T4接收由H电平切换为L电平的信号SAAV，并锁存由读出放大器9输出的DOUT的值，将锁存后的值作为Data持续输出。在此，所谓锁存是指持续保持特定的值。数据锁存器110从时刻T4到下一周期的时刻T4之间保持从读出放大器9输出的DOUT的值，并作为Data持续输出。
读出放大器9在时刻T4接受从H电平切换为L电平的信号SAAV，从而停止动作。
控制电路105在时刻T4接收从H电平切换为L电平的信号SAAV，并将信号DS从H电平切换为L电平输出。通过切换该信号DS，Vp电压检测电路3、差动放大电路100、Vg电压检测电路11停止动作。
如上所述，半导体存储装置200接收信号NDS的时钟，反复进行按照时刻T1→T2→T3→T4→T1→T2→T3→T4→T1的读出操作。
在该反复操作中，从时刻T4到下一时刻T1之间由于半导体存储装置200内所有电路都停止，导致该期间无电流消费。此外，从时刻T4到下一时刻T2之间，对Vp及Vg的电荷供给或进行电荷吸取的所有电路均停止，Vp及Vg的电压保持时刻T4时的电压电平不变，成为Hi-z(高阻抗)状态。
在Hi-z状态期间，由于结泄漏(junction leak)(从连接点的漏电流)致使少量电荷放电，造成Vp及Vg的电压降低。但在下一个周期的时刻T2，如果仅仅放电的部分升压则Vp及Vg达到目标值。因此，升压动作时间与从VDD开始电压上升相比变短，升压电源电路201的消费电流201明显减少。
<晶体管103、104>
从时刻T4到下一个周期的时刻T2之间，当Vp及Vg电压泄露引发的电压降低下降到接地电平时，时刻T2以后，电压泵电路2及差动放大电路100将Vp及Vg电压从接地电平上升到目标值需要许多消费电流。为降低该消费电流采用了晶体管103和104。晶体管103和104分别与电源电压VDD及Vp、Vg通过二极管连接，并起到将Vp及Vg的泄露引发的电压降低控制到Vdd-Vt的作用。
<锁存电路107>
在此，之所以需要锁存电路107是因为如果在时刻T3，SAS有一次跳变为H电平后，由于去往Vg的噪声等使SAS再度变为L电平(图4中信号SAS波形的虚线部分)，则接收SAS后动作的脉冲发生电路12并不等待时刻T4便将SAAV切换为L电平，读出存储单元的存储信息之读出放大器时间不足导致不能进行正常的读出的缘故。
如上所述，本实施形态的半导体存储装置检测Vg电压是否达到目标值，并在规定的时间内进行读出，该读出时间以外通过使所有电路停止来降低消费电流，另外，将Vp及Vg的电荷在下一次读出之前保持电压降低较少的状态，所以能够抑制升压所需要的电流消费。此外，由锁存电路107来保证读出放大器动作所需要的时间。
<差动放大电路100>
其次，说明用于使差动放大电路100所产生的电压Vg不超过目标值(VREF×2)的电路结构。
图6表示差动放大电路100的结构。
在同图中，差动放大电路100由P沟道晶体管13，16，17，22，24、N沟道晶体管15，23，25、电阻元件18、电平转换器20构成。在该结构中，两条虚线所围成的区域分别为停止设定电路300和功率转换电路301。而且，由P沟道晶体管13，16，17、N沟道晶体管15，23及电阻元件18构成的部分是以往的差动放大电路。
首先，说明在时刻T2的升压电源电路201起动时，如何避免不必要地产生通过Vp向Vg提供电压使Vg上升到目标值以上的错误的对策。
在时刻T2之前，信号DS接收L电平，P沟道晶体管22的漏源极之间导通，N沟道晶体管23，25的漏源极之间截止。处于该状态时，节点N1、Vghf1的电位分别变为Vp、Vg。
在时刻T2，信号DS一旦从L电平变为H电平，则P沟道晶体管22的漏源极之间截止而N沟道晶体管23，25的漏源极之间导通。这样，节点Vghf1的电压从Vg下降到Vg/2。在时刻T2，电压为Vp的节点N1在Vghf1＜VREF之前并不下降到P沟道晶体管16，17导通的电位。因此，借助于停止设定电路300，在时刻T2，差动放大电路100从起动后便进行正常的比较动作，所以电路起动时Vg电压不会上升到目标值以上。
<功率转换电路301>
其次说明从Vp给Vg供给电荷的过冲对策。
差动放大电路100在数十ns的短周期进行的高速模式的情形下也需要使1地址的读出动作开始动作。(参照图7)高速模式下，对Vg的电流负荷产生于NDS的下降沿，与之相伴的是Vg电平降低。在数十ns后的下一个读出周期到来之前需要使Vg电平的降低得以恢复，因此，提高了从Vp向Vg提供电荷的P沟道晶体管16，17的总功率。
另一方面，在数十μs以上的长周期进行1地址的读出动作之低速模式的情形，如果使用从Vp向Vg提供电荷的P沟道晶体管16，17两者，则由于功率过剩促使Vg电平的上升加快，滞后于差动电路的响应，所以处于超过目标电压的过冲状态，造成在持续高电压下进行读出的问题。为避免该过冲，采用下述方式构成功率转换电路301：在低速模式时，使P沟道晶体管24截止以便不使用P沟道晶体管16，当从Vp向Vg提供电荷时，只使用P沟道晶体管17。
<Vg电压检测电路11>
其次，说明用于Vg电压检测电路11在电路动作之后不输出错误检测结果的电路结构和用于以目标电压准确检测Vg电平的电路结构。
图8表示Vg电压检测电路11的结构。
在同图中Vg电压检测电路11有P沟道晶体管30，37，38，39、N沟道晶体管31，32，33，34，36，40、电阻元件41、电平转换器47、反相器43，45，48，与非电路44构成。在同图中，2条虚线围成部分分别为偏置电路400和停止设定电路401。由P沟道晶体管30，38、N沟道晶体管31，32，33，40、电阻元件41构成的部分是以往的差动放大电路。
<停止设定电路401>
首先，说明用于在时刻T2的电路起动时不输出错误的检测结果的对策。
在时刻T2以前，信号DS接收L电平，P沟道晶体管37及N沟道晶体管36的漏源极之间导通，P沟道晶体管39，N沟道晶体管33及40的漏源极之间截止。这时，节点N2及Vghf2的电位均为0V。
节点N2为0V，这样，P沟道晶体管38的漏源极之间导通，由于该导通，使节点4变为高电平，反相器48的输出信号SAS为L电平。
此外，节点Vghf2为0V，这样，N沟道晶体管32及34的漏源极之间截止。
在时刻T2，信号DS一旦从L电平切换为H电平，则P沟道晶体管37及N沟道晶体管36的漏源极之间截止，P沟道晶体管39，N沟道晶体管33及40的漏源极之间导通。
时刻T2之后的各节点的状态与Vg电平低于目标值的VREF×2情形的各节点的状态相同。根据该状态，信号SAS在时刻T2之后输出L电平，且不会导致虽然Vg未达到目标值但信号SAS却切换为H电平的误动作。
<偏置电路400>
下面说明用于以目标值准确检测Vg电平的电路结构。
差动放大电路100和Vg电压检测电路11的基准电压均为VREF。
差动放大电路100以目标值Vg＝VREF×2的方式设定Vg来动作，但由于电路元件特性的偏差或电流负荷的变动，所以以低于目标值0.01V的低电压稳定下来。对于这种情形，当Vg电压检测电路11的检测电平为Vg＝VREF×2时，Vg电压检测电路11的输出信号SAS并不永久地从L电平跳变为H电平。由于信号SAS并未跳变为H电平，致使读出放大器9发生始终不动作直至周期结束的误动作。为了避免这种情况，将与N沟道晶体管31同功率的N沟道晶体管32和N沟道晶体管34并联。这样，差动电路趋向于平衡，如果将Vg电压检测电路11的检测电平设定为Vg＝VREF×2-0.05V，则可以比Vg＝VREF×2-仅仅降低0.05V。该下降幅度在此是0.05V，但可以通过改变N沟道晶体管34的功率来调节。
对于实施形态所示的电路，也可以构筑电压正负颠倒的电路，这是，实施形态所示N沟道晶体管及P沟道晶体管也可以分别置换为P沟道晶体管和N沟道晶体管。