半导体存储器件 【技术领域】
本发明涉及以动态随机存取存储器(DRAM)等为代表的半导体存储器件。
背景技术
在已有的半导体存储器件，特别是具有两个晶体管和一个电容器所构成的存储单元，通过按交替操作对该两个晶体管进行两端口存取，实现高速随机操作为目的的DRAM(动态随机存取存储器)中，利用对地址信号进行闭锁的地址闭锁电路、对地址进行解码的地址解码电路、将地址信号分频到两个端口的电路、以及控制这些电路的控制信号，进行地址的解码。采用这种结构，存在随机存取不能高速化的缺点。以下，详细说明已有的半导体存储器件。
图14是已有的半导体存储器件的主要结构的框图。在图14中，16和17分别表示A端口用的地址闭锁电路和B端口用的地址闭锁电路，由对外部地址EXTADD和更新(refresh)地址INTADD的取出进行切换的地址控制电路、和对取出的地址信号进行闭锁的地址闭锁电路构成。
而且，18表示外围电路，包含产生控制该地址闭锁电路16和17的信号的电路等，19表示行解码块，包含对用于对存储单元进行存取的两个晶体管进行控制地A端口用字驱动器和B端口用字驱动器。
而且，9表示指令缓冲器，10表示对指令进行解码的指令解码器，11表示产生分频时钟的分频时钟发生电路，该分频时钟用于控制解码指令的时序。
图16是存储单元和字驱动器的示意图。在图16中，24和25表示A端口用存取晶体管和B端口用存取晶体管。26表示存储单元电容器。电容器26的一个端子与单元极板(cell plate)电压源VCP连接，电容器26的另一端子通常与晶体管24和25的源极/漏极端子连接。晶体管24和25的另一端子分别与A端口用位线BLA和B端口用位线BLB连接。晶体管24和25的栅极端子分别与A端口用字线WLA和B端口用字线WLB连接。由晶体管24和25以及电容器26形成存储单元MC。该图中仅展示了一个存储单元，但是本领域技术人员应该知道，这种存储单元MC可以按行列反复配置，形成存储单元阵列。
22和23分别表示A端口用字驱动器和B端口用字驱动器。A端口用字驱动器22驱动A端口用字线WLA，B端口用字驱动器23驱动B端口用字线WLB。图中仅展示了一个A端口用字驱动器22，但是本领域技术人员应该知道，在列方向反复配置A端口用字驱动器22。同样也应该知道，在列方向反复配置A端口用字线WLA。并且，在列方向反复配置B端口用字驱动器23和B端口用字线。
以下，采用图15所示的时序图，说明如上所述构成的半导体存储器件的地址解码操作。
在图15中，首先在周期A中，作为外部存取而存在读出操作(指令READ)时，采用地址缓冲器7内的闭锁电路，与外部时钟信号CLK同步地闭锁从外部输入ADD输入的地址信号A0，作为内部地址信号EXTADD0输送到A端口用地址闭锁电路16。在此期间，采用指令缓冲器9，与外部时钟信号CLK同步地闭锁从外部输入CMD输入的指令READ后，采用指令解码器10将其解码为内部信号。
而且，利用解码后的指令信号和通过分频时钟发生电路11从外部时钟信号CLK产生的分频时钟信号ACLK/BCLK，生成分频的ACTA/ACTB。利用该控制信号ACTA/ACTB，把内部地址信号EXTADD0分频成A端口用地址闭锁电路16中的A端口用地址信号PDA，向行地址解码器20输送。
之后，在行地址解码器20将地址信号PDA变成地址解码信号PDDA，为了对期望的A端口用字驱动器22进行解码，对期望的存储单元电容器进行存取，激活A端口用存储单元晶体管。
然后，进行周期A的地址复位。具体地讲，通过在分频周期之后对地址缓冲器7和A端口用地址闭锁电路16进行复位，以使地址信号PDA和地址解码信号PDDA复位，使A端口用字驱动器22复位。
但是，在上述构成中，设定地址信号时，首先采用地址缓冲器7，根据外部时钟信号CLK对地址信号进行闭锁。而且，根据比外部时钟信号CLK延迟启动的控制信号ACTA/ACTB，将地址信号EXTADD分配给一个系统的闭锁电路进行闭锁，之后进行解码，由于这种构成，所以设定地址信号所需时间长，存在不能高速化随机存取的问题。
而且，由于在A端口用地址闭锁电路16和B端口用地址闭锁电路17之后，地址信号被分为两个系统，所以在此之后的电路也必须要有两套。由此，又产生了电路面积增大或在行解码器上布线的地址总线增大的问题。
再有，由于地址信号的复位是在A端口用地址闭锁电路16或者B端口用地址闭锁电路17复位之后，使行地址解码器20和21复位，字驱动器22和23复位这样来进行的，所以特别是对于行地址解码器上的长地址解码信号PDDA/PDDB，在预充电方面需要花费时间，存在不能加速随机周期的问题。
【发明内容】
为了解决上述问题，本发明的目的在于提供一种能够实现高速随机存取、并且实现小面积化的半导体存储器件。
为了实现上述目的，根据本发明的半导体存储器件，其特征在于，具有：存储单元，由两个晶体管和一个电容器构成；字驱动器，具有两个系统，用于分别交互地控制两条字线，上述两条字线控制一个上述存储单元的读写；地址闭锁电路，具有两个系统，分别设置在具有两个系统的上述字驱动器的前段，用于闭锁对具有两个系统的上述字驱动器进行选择的第一地址信号；及地址解码器，成一个系统，用于对第二地址信号进行解码，生成上述第一地址信号；而且，上述地址解码器向具有两个系统的上述地址闭锁电路的双方提供上述第一地址信号。
根据这样的构成，在外部输入、解码之前不进行地址信号的闭锁。亦即，在内部发生用于闭锁的控制信号的期间，使用地址的建立(set-up)时间进行解码，由此，作为整体可以实现地址建立时间的缩短。
而且，成一系统地构成地址解码器，采用后段的地址闭锁电路分频为两个系统，由此，可使地址解码器的数量和地址总线的数量减半，能够大幅度缩小布图面积。
而且，根据本发明的半导体存储器件，具有两个系统的地址闭锁电路最好配置在行解码器块内，在该行解码器块内配置着对存储单元按一定间隔配置的具有两个系统的字驱动器。由于通过在配置有字驱动器的行解码器内配置地址闭锁电路，可使在行解码器块上布线的长地址总线数量减半，所以可以实现布图面积的缩小。
而且，在行解码器内配置地址闭锁电路，并且利用控制地址闭锁电路的闭锁控制信号，通过激活的字驱动器或者仅选择地激活字驱动器块，可以抑制功率消耗。
而且，根据本发明的半导体存储器件，最好由用于执行外部指令的内部信号和从外部时钟信号分频且交互地控制每一个系统的控制信号的逻辑乘，求出对具有两个系统的地址闭锁电路的闭锁的执行进行控制的控制信号。由于在无外部指令请求时，可以固定地址总线，所以能够抑制功率消耗。
而且，根据本发明的半导体存储器件，最好由用于执行外部指令的内部信号、从外部时钟信号分频且交互地控制每一个系统的控制信号、和对存储单元阵列进行解码的特定地址解码信号的逻辑乘，求出对具有两个系统的地址闭锁电路的闭锁的执行进行控制的控制信号。通过求出作为逻辑乘的输出信号，只有激活的地址信号仅在特定的期间内改变电平，所以易于控制后段的具有两个系统的地址闭锁电路，能够防止闭锁错误。
而且，根据本发明的半导体存储器件，最好向决定存储单元块的每个特定地址分割的地址闭锁电路，输入对具有两个系统的地址闭锁电路的闭锁的执行进行控制的控制信号。利用可以向特定的每个存储单元块输入闭锁控制信号的布线，特别是在大容量存储器结构的情形，能够降低闭锁控制信号的负载，有效地实现地址闭锁的高速化。
而且，根据本发明的半导体存储器件，最好针对对具有两个系统的地址闭锁电路的闭锁的执行进行控制的控制信号，按存储单元块的每个特定数量，在配置有地址闭锁电路的行解码器块内，设置有时序调整电路。通过在每个特定的存储单元块设置时序调整电路，可以防止长地址总线的干扰引起的地址信号延迟等在行解码器内的地址闭锁电路产生的闭锁错误。
而且，根据本发明的半导体存储器件，最好在地址解码器与具有两个系统的地址闭锁电路之间具有闭锁电路，仅在外部时钟信号为高状态期间对第一地址信号进行闭锁。特别是在工作频率高、地址数据的确定时间(建立时间+保持时间)短的情形，能够利用闭锁电路确定地址信号直至外部时钟处于高状态期间，可以避免后段的地址闭锁电路产生闭锁错误。
而且，根据本发明的半导体存储器件，闭锁电路最好具有在外部时钟信号为低状态的期间使第一地址信号复位的功能。由于在随机周期时间的高速化，或者地址信号的不稳定期间，可以固定地址总线，所以能够抑制功率消耗。
而且，根据本发明的半导体存储器件，最好在地址解码器中，由与控制地址闭锁电路的闭锁的控制信号的逻辑乘，求出地址解码信号。由于在无外部指令时，可以固定地址总线，所以能够抑制功率消耗。
而且，根据本发明的半导体存储器件，最好在地址解码器中，由与执行外部指令的内部信号的逻辑乘，求出第一地址信号，由与从外部时钟信号分频且交互地控制每一个系统的控制信号的逻辑乘，求出控制地址闭锁电路的闭锁的执行的控制信号。
采用这种构成，通过使由地址闭锁电路闭锁的地址解码信号，仅成为在外部指令输入之后对存储单元进行存取的正式地址，或者求出作为逻辑乘的输出信号，由于只有激活的地址信号仅在特定的期间内改变电平，所以易于控制后段的具有两个系统的地址闭锁电路，能够防止闭锁错误。而且，可以实现地址总线的预充电高速化和功率消耗的降低。
【附图说明】
图1是根据本发明实施例1的半导体存储器件的主要构成的方框图。
图2是根据本发明实施例1的半导体存储器件的主要构成的方框图。
图3是根据本发明实施例1的半导体存储器件的主要构成的时序图。
图4是根据本发明实施例1的半导体存储器件的电路方框图。
图5是根据本发明实施例1的半导体存储器件的方框图。
图6是根据本发明实施例1的半导体存储器件的方框图。
图7是根据本发明实施例2的半导体存储器件的主要构成的方框图。
图8是根据本发明实施例2的半导体存储器件的主要构成的时序图。
图9是根据本发明实施例2的半导体存储器件的电路方框图。
图10是根据本发明实施例2的半导体存储器件的主要构成的方框图。
图11是根据本发明实施例2的半导体存储器件的主要构成的方框图。
图12是根据本发明实施例3的半导体存储器件的主要构成的方框图。
图13是根据本发明实施例3的半导体存储器件的主要构成的时序图。
图14是已有的半导体存储器件的主要构成的方框图。
图15是已有的半导体存储器件的主要构成的时序图。
图16是已有的半导体存储器件的存储单元和字驱动器的结构图。
【具体实施方式】
以下，参照附图对根据本发明实施例的半导体存储器件予以说明。在本实施例中，选定说明具有由两个晶体管和一个电容器构成的存储单元的DRAM等半导体存储器件。
(实施例1)
以下，参照附图对根据本发明实施例1的半导体存储器件予以说明。图1是根据本发明实施例1的半导体存储器件的主要构成的方框图。图2是按接近实际布图结构的形式示出图1的方框图。
在图1中，展示了与外部时钟同步工作的半导体存储器件，1是对来自地址缓冲器7的外部地址EXTADD和来自更新计数器8的更新地址INTADD的取出进行切换的地址控制电路，2是对取出的行地址信号进行解码的行解码器。
而且，3和4分别是A端口用地址闭锁电路和B端口用地址闭锁电路，对行地址解码信号PD按分频周期进行闭锁，以便按两个系统分别进行交替操作。
在图1和图2中，5是包含控制电路的外围电路，该控制电路用于控制图1所示的行地址解码器2和地址闭锁电路3和4；6是包含A端口用字驱动器和B端口用字驱动器的行解码块，用于对两个晶体管和一个电容器所构成的存储单元中的该两个晶体管进行控制。
而且，9是指令缓冲器，10是对指令进行解码的指令解码器，11是产生分频时钟的分频时钟发生电路，该分频时钟用于控制对指令进行解码的时序。
参照图1到图3，主要是说明如上所述构成的半导体存储器件的行地址解码操作。
在图3中，首先在周期A中，通过输入外部指令READ和外部地址A0，进行地址A0的数据读出。众所周知，就具有由两个晶体管和一个电容器构成的存储单元的半导体存储器件而言，是使内部电路两端口化，通过交替操作实现高速工作。此时，按分频周期控制内部两端口的基准信号，是分频时钟发生电路11产生的ACLK和BCLK，在周期A中利用ACLK进行控制。
对ACLK和由指令解码器解码的读出指令READ进行控制的控制信号是ACTA，该控制信号ACTA成为在A端口用地址闭锁电路3中对地址进行闭锁的控制信号。
然后，利用地址缓冲器7，对从外部焊盘ADD取出的外部地址信号A0予以缓冲，通过行地址解码器2转变成为内部地址解码信号PD。根据激活的控制信号ACTA，通过A端口用地址闭锁电路3，使这样的地址解码信号PD成为地址闭锁信号PDWA。而且，通过激活期望的A端口用字驱动器，从存储单元读出数据。
而且，由A端口用地址闭锁电路3闭锁的地址闭锁信号PDWA，在周期B之前一直进行分频周期期间闭锁。根据复位信号CLRA，进行该地址闭锁信号PDWA的闭锁复位。
之后，在周期B，根据外部指令REF和内部更新地址INTADD，进行更新操作。此时的操作成为以BCLK为基准信号的分频周期操作，其余与周期A的操作相同。亦即，根据地址解码信号PDWB，通过激活期望的B端口用字驱动器，进行存储单元的更新。
对于周期C和周期D的写入操作，也通过分别以ACLK和BCLK为基准的交替操作，进行与周期A中的读出操作相同的字驱动器激活操作。
如上所述，在从指令输入到存储单元晶体管的激活为止的行地址解码操作中，通过在进行地址的解码之前不进行地址闭锁的构成，亦即将地址闭锁电路3和4配置在地址解码器2的后段，在发生地址闭锁电路3和4的控制信号的同时，进行地址解码，由此可以在发生用于闭锁的控制信号期间，利用地址的建立时间，进行地址的解码，所以可以仅在建立时间期间高速进行行地址解码操作。事实上，在0.15μm的工艺中，通过使用该构成，可以实现30％左右的随机存取的高速化。
而且，由于行地址解码信号PD是一系统，所以行解码器块6上的地址总线数量与以往相比可以减半，因此有效地降低了布图面积。
再有，由于行地址解码器2本身设置成一个也是可以的，所以控制这些电路的控制信号等可以减半，外围电路5的布图面积能够大幅度缩小。
而且，在起地址信号路径作用的行解码块6上的布线中，特别是在存储容量大的情形，由于布线长度加长，使得输送负载加重。但是，采用上述构成，如果利用地址闭锁电路3或4对行解码块6上的地址解码信号PD进行闭锁，则可使地址总线处于预充电状态。因此，可以把负载重的信号线高速地转移到下一个周期操作，利用这种方式，可以实现随机周期动作的高速化。
而且，图4是构成图1所示地址闭锁电路3或4的具体电路图。如图4所示，由外部指令信号CMD和外部时钟信号CLK的分频信号所合成的控制信号ACT被激活时，对地址解码器信号PD进行闭锁，地址闭锁信号PDW被激活。而且，根据复位信号CLR进行地址的复位。
因此，通过使闭锁控制信号ACT成为由外部指令信号CMD和外部时钟信号CLK的分频信号所合成的控制信号，可使位于该电路之后的电路操作确实成为两端口交替操作。
而且，如图5所示，考虑使用如下结构，即采用控制信号ACT0或者ACT1进行控制，而该控制信号是作为闭锁控制信号ACT与例如表现为存储单元块的地址等的地址解码信号PBX0或者PBX1的逻辑乘求出的。通过这样，可使闭锁控制信号阶段化，所以能够降低闭锁控制信号的负载，行地址解码器的工作可以更高速化。
而且，考虑这样的布线结构，即把闭锁控制信号ACT输入到与特定的存储单元块单位连接的每个地址闭锁电路。通过这样，特别是在存储单元容量大的情形，针对闭锁控制信号ACT的布线负载和地址闭锁电路的门负载增大，可以最佳地分割同一布线，所以成为使行地址解码器工作高速化的有效手段。
接着，图6展示了针对闭锁控制信号ACT，在每个特定的存储单元块设置时序调整电路12的结构。特别是在高频工作中，存储单元容量大的半导体存储器件，有时因传输行地址的地址总线的干扰噪声和布线负载的问题引起在地址信号中产生歪斜失真。由此，在与地址闭锁电路3和4的闭锁控制信号ACTA和ACTB的时序中产生偏移，产生地址闭锁电路3和4不能确实闭锁地址的问题。如图6所示，通过在各存储单元块配置单独的时序调整电路12，可以防止上述的闭锁错误。
通过上述各种构成的组合，不言而喻可以获得更大的效果。
(实施例2)
以下，参照附图对根据本发明实施例2的半导体存储器件予以说明。图7是根据本发明实施例2的半导体存储器件的主要构成的方框图。在图7中，13是闭锁电路，采用与外部时钟信号CLK同步的信号，对行地址解码器2所解码的地址解码信号PD进行闭锁。
参照图7和图8，主要是说明如上所述构成的半导体存储器件的行地址解码操作。
在图8中，在周期A中，通过输入外部指令READ和外部地址A0，进行地址A0的数据读出。此时，按分频周期控制内部两端口的基准信号，是分频时钟发生电路11产生的ACLK和BCLK，在周期A中根据ACLK进行控制。
对ACLK和由指令解码器解码的读出指令READ进行控制的控制信号是ACTA，该控制信号ACTA成为在A端口用地址闭锁电路3中对地址进行闭锁的控制信号。
然后，利用地址缓冲器7，对从外部焊盘ADD取出的外部地址信号A0予以缓冲，通过行地址解码器2转变成为内部地址解码信号PD。将这样的地址解码信号PD闭锁在后段的闭锁电路12中。此时，由于闭锁电路12的地址保持期间成为外部时钟CLK为高状态的期间，所以地址闭锁信号PDL成为外部时钟CLK为高状态期间的确定信号。
以下，在周期B、C和D中，也进行同样的行地址解码操作。
通常，特别是在高频工作的半导体存储器件中，在外部地址的确定时间(建立+保持时间)短的情形，在由于存储单元容量大而使行解码器上的地址解码信号负载重的情形，或者在工作电源电压低的情形，地址解码信号波形产生紊乱。如上所述，通过利用闭锁电路12将地址解码信号PD保持在外部时钟CLK为高状态的期间，通过延长地址确定时间，可以防止由地址解码信号波形紊乱引起的地址确定时间的缩短，进而防止地址闭锁电路3和4中的闭锁错误。
而且，由于与外部时钟CLK相比较，地址信号ADD比建立时间更早地确定了地址，所以通过将闭锁电路13配置在行地址解码器2之后，使得从行解码器2解码到输送至闭锁电路13为止的这段期间有充足的时间，不会阻碍地址建立操作，可以实现高速的行地址解码操作。
在本实施例2中是采用外部时钟信号为高状态的期间，但是只要确保地址确定时间就足以了，当然在一周期内也是可以实现的。
并且，在图9中展示了构成图7所示闭锁电路13的具体电路例子。如图7所示，在外部时钟信号CLK为高状态期间保持地址解码信号PD，成为地址闭锁信号PDL，在外部时钟信号CLK为低状态期间，地址闭锁信号PDL也保持低状态。亦即，将外部时钟信号CLK为高状态期间作为地址确定期间，将外部时钟信号CLK为低状态期间作为地址固定期间(行数据)。
而且，以上所述不仅是延长地址确定时间的有效手段，而且对于外部地址ADD不确定期间的地址输入，由于可以固定负载重的地址总线，所以能够充分抑制对行解码器上布线的其它信号线的干扰等影响，进一步有效地降低总线的充放电的抑制所导致的功率消耗。再有，通过固定地址不确定期间的地址数据，可以容易地控制后段的地址闭锁电路的控制。
以下，如图10所示，考虑用行地址解码器14替换行地址解码器2，行地址解码器14被构成为，输出解码外部指令的指令解码信号ACT与行地址信号的逻辑乘。
以下参照图11，主要是说明如上所述构成的半导体存储器件的行地址解码操作。
图11中，在周期A中，通过输入外部指令READ和外部地址A0，进行地址A0的数据读出。此时，按分频周期控制内部两端口的基准信号，是分频时钟发生电路11产生的ACLK和BCLK，在周期A中根据ACLK进行控制。
对ACLK和由指令解码器解码的读出指令READ进行控制的控制信号是ACTA，该控制信号ACTA成为在A端口用地址闭锁电路3中对地址进行闭锁的控制信号。
然后，利用地址缓冲器7，对从外部焊盘ADD取出的外部地址信号A0予以缓冲，通过行地址解码器14进行解码。此时，由指令解码器产生的控制信号ACTA与ACTB的逻辑乘，求出地址信号。由此，当地址信号EXADD0为高状态，并且仅在由EXTADD0的确定期间与控制信号ACT的激活期间的逻辑乘求出的期间，使地址解码信号PD向高状态激活。
然后，通过地址闭锁电路3，根据控制信号ACTA对地址解码信号PD进行闭锁，成为地址闭锁信号PDWA，使期望的A端口存储单元晶体管被激活。
根据以上所述的本实施例2，不配置电路规模大的闭锁电路12，即能够把地址解码信号PD固定在地址不确定时间为低的状态，所以是能够缩小布图面积的有效手段。而且，在无外部指令输入时，能够把地址解码信号PD的预充电固定在低的状态，所以可以抑制待机时的功率消耗。
(实施例3)
以下，参照附图对根据本发明实施例3的半导体器件予以说明。图12是根据本发明实施例3的半导体存储器件的主要结构的方框图。以下，主要是参照附图13说明行地址解码操作。
在图13中，在周期A中，通过输入外部指令READ和外部地址A0，进行地址A0的数据读出。此时，按分频周期控制内部两端口的基准信号，是分频时钟发生电路11产生的ACK和BCK，在周期A中根据ACK进行控制。该ACK信号成为地址闭锁电路3的闭锁控制信号。
然后，利用地址缓冲器7，对从外部焊盘ADD取出的外部地址信号A0予以缓冲，在行地址解码器15进行解码。此时，由与指令解码器产生的指令解码信号ACT的逻辑乘，求出地址信号。由此，地址信号EXADD0为高状态，并且仅在由EXTADD0的确定期间与指令解码信号ACT的激活期间的两信号的逻辑乘为高状态的期间，使地址解码信号PD向高状态激活。
然后，在地址闭锁电路3，根据ACK信号对地址解码信号PD进行闭锁，成为地址闭锁信号PDWA，使期望的A端口存储单元晶体管被激活。
之后，在周期C和D也进行同样的行地址解码操作。
如上所述，在时序延迟和干扰影响比较小、因而时序易于重合的外围电路内部，通过根据指令解码信号ACT和地址信号的控制，确定激活的地址，存在于行解码器内的地址闭锁电路3和4的闭锁控制信号，容易受布线负载和干扰噪声的影响而使信号传输延迟和失真，就该闭锁控制信号而言，使用仅仅用于分配给能够包含地址确定时间的外部时钟信号的分频信号ACK和BCK的两个系统的信号，可使闭锁时序充裕，可以获得闭锁错误更少的电路。
而且，与实施例1和2相比，在不需要产生控制信号ACTA和ACTB等方面，可以实现电路工作的简化和布图面积的缩小。
如上所述，根据本发明的半导体存储器件，具有由两个晶体管和一个电容器构成的存储单元，通过交替操作两个晶体管，进行两端口存取，由此实现高速随机操作，在这种半导体存储器件中，在对输入的地址进行闭锁之前对地址进行解码，并且在对地址进行闭锁的阶段分频为两个端口，由此可使随机存取操作高速化，实现布图面积的降低，功率消耗的抑制。