集成电路装置的合格率估算方法 本发明涉及制造集成电路装置时，决定相对于投入的晶片数所得到的正品器件数的合格率估算方法。
通常，逻辑、微机、ASIC等往往需要重新开发工序的品种多生产量少的器件，由于生产的正品器件数达不到需要的数目而成为大问题，所以必须具有一定的裕量而投入大量的晶片。其结果是，制造了超过需要数目的很多正品而造成浪费。
因此，在由半导体晶片制造集成电路装置时，希望通过正确地估算由投入的晶片数最终将得到的正品器件数，来减少投入晶片的裕量，削减浪费的晶片，节约制造所需的浪费的时间、材料，这已成为重要的课题。
因此，以往至今，作为集成电路装置的制造工序中的合格率估算方法，有利用扩散工序等的缺陷密度的方法。这是使用集成电路的各个芯片地面积、和制造该集成电路装置的扩散工序等的缺陷密度来算出集成电路装置的预测合格率的方法，例如通过以下步骤来进行。
设集成电路装置的芯片面积为A(单位：cm2)，制造采用的扩散工序的缺陷密度为D(单位：个/cm2)，则预测合格率Y(单位：％)可以根据例如下列各式算出：
Y＝{exp(-A*D)}*100 (泊松(Poisson)公式)
Y＝{1/(1+A*D)}*100 (席兹(Seeds)公式)
Y＝1/{(1+A*D*S)1/S}*100 (斯塔珀(Stapper)公式)
(这里，S是工序变动容许度)
Y＝[{1-exp(-A*D)}/(A*D)]2*100 (玛菲(Murphy)公式)
Y＝exp{-√(A*D)}*100 (摩尔(Moore)公式)
缺陷指的是氧化膜的气孔、掩膜不良、污染、结晶缺陷等点状缺陷。
在此，所述泊松公式，由以下步骤算出。
对于多数制造工序中发生的缺陷发生率，根据各工序中的事件是独立的这一假定，算出表示x个缺陷发生的概率P的二项分布，而当假定工序数非常大、缺陷的发生概率非常小、缺陷的分布在晶片面内、晶片间、批量间是相同的时，则缺陷密度D为常数，因此，概率P用下述泊松分布表示：
P{X＝x}＝{(A*D)x/x！}exp(-A*D)因此，合格率Y用下述泊松公式表示：
Y＝P{X＝0}＝{exp(-A*D)}*100但是，据说通常根据该泊松公式算出的合格率，具有比实际的合格率小的倾向。
另一方面，假设所述泊松分布的平均值A*D存在一定的分布，并假设该分布函数为伽马函数，则由此可得下述斯塔珀公式：
Y＝1/{(1+A*D*S)1/s}*100
此外，在所述斯塔珀公式中，通过假设S＝1，可得下述席兹公式：
Y＝{1/(1+A*D)}*100因此，该席兹公式广义上是包含在斯塔珀公式中的。在以下的说明中，将该席兹公式作为斯塔珀公式的特例，将它们都统称为斯塔珀公式。
这样，在以往的方法中，使用所述各估算公式估算预测合格率，根据其估算结果决定投入的晶片个数，由此尽量避免了晶片、处理时间、原料的浪费。
但是，在使用所述以往的各式估算合格率的情况下，虽然在芯片面积小、或者掩膜次数少的情况下，与实际的合格率比较好地一致，但是，芯片面积一大，则存在产生与实际值的出入的问题。图7是表示所述各式中合格率对芯片面积的依赖特性的特性曲线。可知，泊松公式、斯塔珀公式(席兹公式)、玛菲公式在芯片面积小的情况下表示相互接近的预测合格率值，而当芯片面积变大时，则彼此产生大的出入。从该特性曲线的形状也可以预测，当芯片面积变大，则估算值和实际的合格率之间的出入也将变大。
作为一个例子，将使用所述斯塔珀公式估算合格率时的估算值与实际值进行以下比较。这里，假设S＝1。
在缺陷密度D＝0.63(单位：个/cm2)的扩散工序中，考虑制造以下各种集成电路装置A～C的情况。
集成电路装置A 芯片面积 0.44(单位：cm2)
集成电路装置B 芯片面积 0.79(单位：cm2)
集成电路装置C 芯片面积 0.30(单位：cm2)
对于所述各集成电路装置A～C，使用斯塔珀公式算出的预测合格率如下所示。
集成电路装置A 预测合格率 Ya1＝{1/(1+0.44*0.63)}*100＝78.3％
集成电路装置B 预测合格率 Yb1＝{1/(1+0.79*0.63)}*100＝66.8％
集成电路装置C 预测合格率 Yc1＝{1/(1+0.30*0.63)}*100＝84.1％
图5表示采用作为所述以往的计算方法的一例的斯塔珀公式计算时的预测合格率对芯片面积的依赖曲线y1、和实际制造所述集成电路装置A～C时的合格率Za1～Zc1。如该图所示，实际的合格率Za1～Zc1与根据斯塔珀公式的估算值曲线y1不一致，分散在曲线y1的上下。
因此，在以往的合格率估算中，无论采用哪个估算公式，都必须以相当大的裕量投入晶片，很难节约浪费的晶片和时间。
特别是，在产品寿命短的集成电路装置中，在开发阶段就必须预测需要的晶片数量，存在与预测的合格率出入很大的大量集成电路装置。
因此，本发明人查明了所述图5所示的合格率的估算值和实际值之间的差别产生的原因，并尝试对其进行解决，找到的主要原因是由于集成电路装置内配设的晶体管等元件的密度的差别引起的。
本发明就是鉴于这一点而提出的，其目的在于提供一种统一的合格率估算方法，这种方法通过考虑集成电路装置内配设的元件密度进行合格率的估算，不管芯片面积如何，都能精确地算出集成电路装置的预测合格率。
为了实现所述目的，本发明采用的手段在于，作为集成电路装置的估算方法，在使用由芯片面积估算合格率的估算公式时，由考虑元件密度而修正的芯片面积来估算合格率。
具体地说，采用了下述集成电路装置的合格率估算方法。
本发明的第一种集成电路装置的合格率估算方法，包括以下步骤：输入集成电路装置内的元件数、所述集成电路装置的芯片面积、和所述集成电路装置的制造工序中的缺陷密度的步骤；算出单位面积上所述元件的数目即元件密度的步骤；选择表示预计的合格率对缺陷密度及芯片面积的依赖特性的估算公式的步骤；根据由所述步骤算出的所述元件密度对芯片面积进行修正的步骤；以及将所述修正的芯片面积和所述缺陷密度代入所述估算公式，算出所述集成电路装置的预测合格率的步骤。
通过该方法，假设有多个具有相同芯片面积的集成电路装置，则修正应使得元件密度越大，则其芯片面积也越大。即，元件密度越大，则其配线密度也越大，因此对于相同数目的缺陷，故障的发生概率也高，即，合格率降低，因此，通过这样修正芯片面积，不管芯片面积如何，都能进行高精度的合格率估算。
本发明的第二种集成电路装置的合格率估算方法是在所述第一种方法的基础上，还可以包括算出根据由所述制造工序制造的集成电路装置的元件数得到的平均元件密度的步骤；在所述修正芯片面积的步骤中，作为所述元件密度除以平均元件密度所得到的值的函数决定修正系数，通过将输入的芯片面积乘以该修正系数，来修正芯片面积。
通过该方法，可以更适当地设定用于决定修正值的变量，可以确立用于合格率估算的统一的方法。
本发明的第三种集成电路装置的合格率估算方法是在所述第二种方法的基础上，在所述修正芯片面积的步骤中，根据表示下述两个值之间的相互关系的数据，作为元件密度除以平均元件密度得到的值的最精确的函数，决定修正系数，所述两个值是指：由所述采用的估算函数逆算得到的逆算芯片面积除以芯片面积得到的值、和元件密度除以平均元件密度得到的值。
通过该方法，可以根据实际的集成电路装置的制造工序中的数据进行正确的合格率的估算。
本发明的第四种集成电路装置的合格率估算方法是在所述第一至第三种方法中的任一个的基础上，在所述集成电路装置内配设有不同种类的电路的情况下，最好在所述算出元件密度的步骤中，根据所述电路的种类进行加权，来算出元件密度。
通过该方法，可以不仅根据元件密度、还根据电路的种类，来进行反映不同配线密度的差别的合格率估算，提高了合格率的估算精度。
本发明的第五种集成电路装置的合格率估算方法是在所述第四种方法的基础上，在所述集成电路装置内设有逻辑电路区域和存储器单元区域的情况下，最好在算出所述元件密度的步骤中，将所述存储器单元区域的元件数乘以大于0小于1的加权系数，来算出元件密度。
通过该方法，可以进行反映存储器单元区域的晶体管的每个晶体管平均的配线少的事实的合格率估算。
本发明的第六种集成电路装置的合格率估算方法是在所述第四种方法的基础上，在所述集成电路装置内设有数字电路区域和模拟电路区域的情况下，对所述模拟电路区域的元件数进行大于1的加权，来算出元件密度。
通过该方法，可以进行反映模拟电路内的晶体管的每个晶体管平均的配线量多等事实的合格率估算。
本发明的第七种集成电路装置的合格率估算方法是在所述第一至第六种方法中的任一个的基础上，在根据连接所述集成电路装置内的各元件的扩散层间的配线层的形成状态，设置同样个数的缺陷引起的故障概率互异的多种元件的情况下，最好在所述算出元件密度的步骤中，根据所述各元件和配线的连接部中的缺陷引起的故障概率，对所述元件数进行加权，来算出元件密度。
通过该方法，即使在例如ALROM单元和CWROM单元这样的、由于配线构造的差别相同的缺陷数引起的故障概率不同的情况下，也可以进行考虑此点的高精度合格率估算。在此，ALROM是指采用铝配线形成存储的数据这一类型的ROM，CWROM是指采用通孔(via hole)(接触)的有无来形成存储的数据这一类型的ROM。
本发明的第八种集成电路装置的合格率估算方法是在所述第一至第七种方法中的任一个的基础上，所述缺陷密度的估算可以根据表示该集成电路装置的制造工序中的各种集成电路装置的芯片面积及缺陷密度和实际的合格率之间的关系的数据进行。
通过该方法，避免了直接观察缺陷、算出实际的合格率的困难，同时可以把握基于实际的合格率的正确的缺陷密度，该实际的合格率往往受各生产线及各种集成电路装置特有的条件的左右。
本发明的第九种集成电路装置的合格率估算方法是在所述第八种方法的基础上，最好作为所述芯片面积，根据各集成电路装置中的元件密度进行修正，元件密度越大，则使芯片面积越大。
通过该方法，由于飞跃性地提高了缺陷密度的估算精度，所以最终的合格率估算精度也提高了。
下面参照附图详细描述本发明的实施例，其中，
图1是表示各实施例的集成电路装置的合格率估算的步骤的流程图。
图2是比较、表示第一实施例的预测合格率和实际的合格率结果的图。
图3是表示第一实施例使用的各种集成电路装置的A’/A和TD/TDM的相互关系的图。
图4是表示第二实施例的集成电路装置的ALROM单元和CWROM单元中的配线构造的差别的平面图。
图5表示根据以往的采用斯塔珀公式的算出方法进行的预测合格率和实际的合格率结果的图。
图6是说明由表示芯片面积-合格率的相互关系的数据决定缺陷密度的方法的图。
图7是表示描述由芯片面积估算合格率的各模型的估算曲线的特性图。
(第一实施例)
以下，参照图1～图3说明本发明的第一实施例。在本实施例中，就所述的3种集成电路装置A～C，考虑晶体管密度来采用斯塔珀公式进行合格率的估算。在本实施例中，为了使说明单纯化，仅就集成电路装置A～C配设了不包含存储器的随机逻辑的集成电路装置的情况进行说明。
图1是表示本实施例的集成电路装置的合格率估算的步骤的流程图。
首先，在步骤ST1中，输入集成电路装置A～C的芯片面积、Tr数、缺陷密度。这里，各集成电路装置的Tr数如下。
集成电路装置A 芯片面积 0.44cm2 Tr数 140,840个
集成电路装置B 芯片面积 0.79cm2 Tr数 739,851个
集成电路装置C 芯片面积 0.30cm2 Tr数 154,387个集成电路装置A的单位面积的Tr数少(晶体管密度小)，集成电路装置B的单位面积的Tr数多，集成电路装置C的单位面积的Tr数为平均值。所述集成电路装置A～C的制造工序中的扩散工序的缺陷密度D，可以通过例如观察半导体衬底面、检测结晶缺陷数、微粒数来直接求得。但是，考虑到实际上与器件的故障关联的缺陷和检测出的缺陷未必一致、在多个工序中重复数一个缺陷等，经验上可以求缺陷密度D。例如，在使用的生产线中，利用由斯塔珀公式等表示的合格率对芯片面积的依赖特性以缺陷密度D为参数变化这一事实，通过最小二乘法等，由实验得到的芯片面积和合格率的数据，可以比较正确地决定缺陷密度D。例如，在具有图6所示的数据的情况下，可以决定D＝1.1。但是，如后所述，在决定该缺陷密度D时，最好也用晶体管密度对芯片面积进行修正。此外，在图6中，各集成电路装置中表示实际的数据的各点与估算曲线出入很大，这除了所述的晶体管密度的差别外，设计错误和工序数的差别等许多原因也有影响。
在本实施例中，缺陷密度D与前述一样，设为0.63(个/cm2)。
其次，在步骤ST2中，由下式算出集成电路装置的单位面积的Tr数、即晶体管密度TD(单位：个/cm2)：
TD＝Tr数/芯片面积此外，现在制造的各种集成电路装置的晶体管密度TD的平均值、即平均晶体管密度TDM(单位：个/cm2)也可同样算出。在本实施例中，在所述扩散工序中假设算出的现在制造的各种集成电路装置的平均晶体管密度TDM为5400(个/cm2)。
其次，在步骤ST3中，现在采用的估算公式Y＝f(A)。在本实施例中，采用作为斯塔珀公式的下式(1)
Y＝{1/(1+A*D)}*100 (1)
在此，在本发明的合格率估算方法中，最大的特征是，考虑集成电路装置内的晶体管密度来修正所述式(1)中的芯片面积A。例如，如果晶体管密度变大，则配线密度也变大，这是由于相同的缺陷密度的故障发生概率变高的缘故。因此，在本实施例中，以K作为芯片面积A的修正系数，则所述式(1)变为下式(2)的形式：
Y＝{1/(1+A*K*D)}*100 (2)
在此，式(2)中的K值，是为了反映实际的每个集成电路装置的Tr数而对芯片面积进行修正的系数，为了决定该修正系数，进行以下的处理。
首先，在步骤ST4中，从所述式(1)算出其逆函数A＝f-1(Y)。在本实施例中，采用斯塔珀公式，由现在制造的各集成电路装置的实际的扩散工序的合格率Y(单位：％)、和扩散工序的缺陷密度D(单位：个/cm2)来逆算。即，逆算芯片面积A’(单位：cm2)，由下式(3)表示：
A’＝(100/Y-1)/D (3)将缺陷密度D代入该式(3)。如果最终考虑晶体管密度TD来修正式(3)中的预测合格率Y，则这样算出的逆算芯片面积A’由于可以考虑为修正的芯片面积，所以可以认为K＝A’/A。
在本发明中，假设该修正系数K是根据晶体管密度TD变化的函数。即，认为K值是晶体管密度TD和平均晶体管密度TDM之比(TD/TDM)的函数，为了决定下式(4)
K＝A’/A＝g(TD/TDM) (4)进行以下处理。
图3是逆算芯片面积A’和实际芯片面积A之比(A’/A)、集成电路装置的晶体管密度TD、和在制造所述集成电路装置的扩散工序中制造的各种集成电路装置的TD的平均值即平均晶体管密度TDM之比之间的关系的图。如图3所示，比值(A’/A)和比值(TD/TDM)之间，概略地说存在以下倾向。
(1)晶体管密度TD比平均晶体管密度TDM大的情况
在该情况下，由于Tr相互的位置关系变密，所以影响合格率的每个晶体管的平均配线长度减少，因此(A’/A)＜(TD/TDM)。即，在图3中，与A’/A＝TD/TDM时的直线g1相比，位于下方的点更多。此外，晶体管密度TD比平均晶体管密度TDM越大，则所述不等式的左边和右边之差越大。
(2)晶体管密度TD比平均晶体管密度TDM小的情况
在该情况下，影响合格率的每个Tr的平均配线长度增加，所以(A’/A)＞(TD/TDM)，晶体管密度TD比平均晶体管密度TDM越大，则左边和右边之差越大。即，在图3中，与A’/A＝TD/TDM时的直线g1相比，位于上方的点更多。
在实际设计的集成电路装置中，比值(TD/TDM)约为0.3～4，因此，可以在该定义域决定适合数据的函数关系。
因此，为了满足所述关系，并且适合图3的数据，决定函数关系K＝g(TD/TDM)。在此，从图3的各点的分布状态来看，该图所示的曲线g2表示离数据最近的函数。即，作为比值(TD/TDM)的平方根的函数，用下式(5)近似表示修正系数：
K＝SQRT(TD/TDM) (5)可知，这是与实际非常接近的近似。
其次，在比值ST6中，由所示式(5)算出修正系数。例如，所示集成电路装置A～C的K值算出如下。
集成电路装置A Ka＝SQRT(TD/TDM)＝SQRT{(140,840/0.44)/5400}＝0.770
集成电路装置B Kb＝SQRT(TD/TDM)＝SQRT{(739,851/0.79)/5400}＝1.317
集成电路装置C Kc＝SQRT(TD/TDM)＝SQRT{(154,387/0.30)/5400}＝0.976
其次，在步骤ST7中，通过将所述Ka、Kb、Kc代入所述式(2)，来算出预测合格率。例如，所述各集成电路装置A～C的预测合格率算出如下。
集成电路装置A Ya2＝{1/(1+0.44*0.770*0.63)}*100＝82.4％
集成电路装置B Yb2＝{1/(1+0.79*1.317*0.63)}*100＝60.4％
集成电路装置C Yc2＝{1/(1+0.30*0.976*0.63)}*100＝84.4％
图2表示修正的芯片面积A*K和合格率Y之间的关系。图中，用实线表示的点Ya2～Yc2表示所述的计算结果。此外，用虚线表示的点Za1～Zc1是表示关于未修正的芯片面积A的实际合格率的点，用实线表示的点Za2～Zc2表示关于对实际的合格率进行修正的芯片面积A*K的点。如该图所示，用修正的芯片面积A*K进行比较，实际的合格率和预测合格率，在各集成电路装置A～C中非常一致。
此外，曲线y1是由修正系数K＝1时的式(1)即斯塔珀公式算出的曲线，是和所述图5所示的曲线相同的曲线。如该图所示，预测合格率Ya2～Yc2大体符合曲线y1。即，可知通过修正芯片面积，可以正确地进行采用斯塔珀公式等基本的估算公式的合格率的估算。
如上所述，根据本实施例，通过考虑晶体管密度由修正的估算公式(在本实施例中为斯塔珀公式)算出预测合格率，可以算出与实际值大体一致的合格率，可以得到非常高的估算精度。
即，晶体管密度大，则其配线密度也高，因此，即使单位面积内具有同样数目的缺陷，由该缺陷引起的集成电路装置的故障概率也增大。因此，对于晶体管密度TD大的集成电路装置，通过将该芯片面积修正为比实际的值大，可以利用估算公式并提高估算精度。
此外，在该情况下，未必要将修正系数K表示为比值(TD/TDM)的函数，也可以通过实验等将修正系数决定为晶体管密度TD的函数。
但是，根据本实施例，通过求出各种集成电路装置中的平均晶体管密度TDM，并根据比值(TD/TDM)决定修正系数，可以更合适地设定决定修正系数K的变量，其结果是，可以确立求K值的统一的手法。
此外，通过算出逆算芯片面积A’，由各种集成电路装置中的比值(TD/TDM)和比值(A’/A)之间的相互关系来决定比值(TD/TDM)和修正系数K之间的函数关系，可以根据实际数据求出更准确的函数关系g。
其次，在决定图6所示的缺陷密度D时，最好也利用本实施例的手法，用晶体管密度TD来修正芯片面积。例如，图6所示的点A、B、C是修正前的芯片面积，通过用晶体管密度TD和平均晶体管密度TDM之比对其进行修正，可以分别如该图所示的点A’、B’、C’那样，移动到距离估算曲线较近的点，因此在例如利用最小二乘法决定缺陷密度这一参数时，也可以进行更正确的估算。
(第二实施例)
其次，就第二实施例来说明包含存储器的集成电路装置的预测合格率。在本实施例中，说明估算作为存储器包含ROM的集成电路装置D的合格率的方法。
在本实施例中使用的集成电路装置D的有关数据如下所示：
芯片面积A＝0.46cm2
Tr数
设集成电路装置内的ROM部分的Tr数为TrROM(单位：个)，则
TrROM＝524,288个
设集成电路装置内的ROM以外的Tr数为TrLOG(单位：个)，则
TrLOG＝130,000个
制造集成电路装置D的扩散工序的缺陷密度
D＝0.63(个/cm2)
在所述工序中现在制造的各种集成电路装置的TD的平均值
TDM＝5400(个/cm2)
在本实施例中，也是按照图1的流程图的各步骤ST1～ST7进行合格率的估算。但是，在本实施例中，作为影响合格率的缺陷，考虑到微粒的存在引起的配线的短路及断路占故障的大部分，进行如下修正。
在步骤ST1中，作为Tr数，输入TrROM和TrLOG，在步骤ST2中，根据以下考虑算出晶体管密度TD。
通常，在随机逻辑电路内的Tr和ROM内的Tr中，每个Tr的配线数(除了和电源的连接配线外)存在如下差异。
随机逻辑2根(漏极和栅极)
ROM 1根(漏极)
因此，由于每个Tr的配线数存在差异，所以即使配线部分存在相同的缺陷密度，该缺陷密度对集成电路装置的合格率的影响也不同，考虑到这一点，在计算晶体管密度TD时，用所述配线数之比对ROM部分的Tr数进行修正。即，通过下式
TD＝(TrLOG+0.5*TrROM)/A算出晶体管密度TD。换言之，根据晶体管等元件的种类进行加权。
按照图1的流程图的各步骤ST1～ST7，算出修正系数K、预测合格率Y，结果得到下述值。
TD＝(130,000+0.5*524,288)/0.46＝8,525
K＝SQRT(8525/5400)＝1.256
Yd＝{1/(1+0.46*1.256*0.63)}*100＝73.3(％)
图2的点Yd是其结果所得的预测合格率。如该图所示，点Yd表示距离曲线y1极近的值。
即，根据本实施例的合格率估算方法，着眼于存储器Tr和逻辑Tr中每个Tr的配线数不同这一点，利用根据其进行加权的晶体管密度TD进行合格率的估算，由此即使对于具有存储器和逻辑的集成电路装置，也可以进行高精度的合格率估算。
但是，加权值本身并不限于本实施例中的加权值。
(第三实施例)
其次，说明第三实施例。在本实施例中，不仅考虑所述第二实施例那样的Tr的配线数的差别，而且考虑由于配线的构造引起的故障的发生概率的差别。
图4(a)、(b)是说明ALROM单元和CWROM单元中的故障的发生概率的差别的平面图。在此，ALROM是指采用铝配线形成存储的数据这一类型的ROM，CWROM是指采用通孔(via hole)(接触)的有无来形成存储的数据这一类型的ROM。在ALROM单元和CWROM单元中，假设相同的4个微粒存在于相同的部位，在如图4(a)所示的ALROM单元中在3个部位发生短路，而在CWROM中，则只有2个部位发生短路。即，由于配线的形成方法不同，在CWROM单元中只有在X方向上才存在AL间短路的问题，而在ALROM单元中，由于接触中的铝数据是分别独立的，所以在X、Y方向上都存在短路的问题。
因此，在本实施例中，设存储器区域中的ALROM单元的数量为TRALROM、CWROM单元的数量为TRCWROM，则晶体管密度TD(实质上是配线密度)根据下式算出：
TD＝{TrLOG+0.5*(TrALROM+TrCWROM*0.55)}/A
此外，按照所述图1的流程图进行的处理，与第一、第二实施例相同。
根据本实施例，着眼于由于连接各Tr的扩散层间的配线的形成方法不同、相同数目的缺陷引起的故障概率也不同这一事实，通过根据其对元件数进行加权来算出晶体管密度TD，可以以更高的精度进行合格率估算。
但是，加权值本身并不限于本实施例中的加权值。
(其它实施例)
在所述第二、第三实施例中，都是以仅配置有数字电路为前提进行说明的，但对配置有具有数字电路和双极型晶体管等的模拟电路，也可以进行考虑每个Tr的配线数等的Tr数的加权。在该情况下，考虑Tr的大小和配线量，例如假设模拟电路的Tr数为TrANA，则通过对TrANA进行4倍左右的加权，可以如下式所示，算出晶体管密度TD。
TD＝(TrLOG+4*TrANA)/A
在所述各实施例中，采用工序变动容许度S为1时的斯塔珀公式(狭义上是指席兹公式)进行合格率的估算，但是，本发明并不限于该实施例，在工序变动容许度S不为1的斯塔珀公式
Y＝1/{(1+A*D*S)1/s}*100中，也可以用A*K取代芯片面积A。
此外，不言而喻，也可以利用泊松公式、玛菲公式、摩尔公式、或者其它估算公式。
此外，所述各实施例中的元件都是晶体管，但是本发明的元件并不限于该实施例，本发明也可以用于二极管等晶体管以外的有源元件、及电阻元件、电容元件等无源元件。
根据本发明的第一至第九种集成电路装置的合格率估算方法，作为使用表示合格率对缺陷密度及芯片面积的依赖特性的估算公式来估算集成电路装置的合格率的方法，由于根据晶体管密度对芯片面积进行了修正，所以在用相同的制造工序制造多种集成电路装置的集成电路装置制造工作中，可以在该集成电路装置的布局设计完成前进行正确的合格率预测，因此，可以削减集成电路装置的制造工序的投入晶片等浪费。
特别是，根据本发明的第二和第三种集成电路装置的合格率估算方法，通过根据元件密度和平均元件密度对芯片面积进行修正，可以进一步提高合格率的估算精度。
此外，根据本发明的第四至第七种集成电路装置的合格率估算方法，考虑配线密度因元件种类而异、以及缺陷引起的故障概率因配线的种类而异，对计算元件密度时的元件数进行加权，因此可以进一步提高合格率的估算精度。
此外，根据本发明的第八和第九种集成电路装置的合格率估算方法，在计算缺陷密度时也根据元件密度对芯片面积进行修正，因此可以进一步提高合格率的估算精度。