锁相环电路 本发明涉及一种锁相环电路(PLL)。
当前，在可用于移动通信系统或类似系统中的PLL频率合成器的PLL电路中，进行了若干为了缩短在启动以及信道转换过程中锁定时间的尝试。
现有技术中一种已知的电路如图12(a)所示，其中提供了不同时间常数两个低通滤波器(LPF)123和124作为被称为“环路滤波器”的LPF，其通过操作对电荷泵电路121的生产进行平均，借以产生控制电压，用于控制电压控制的振荡器(VCO)电路122的频率。通过在频率转移期间，使用唯一的一个较短时间常数的LPF 123，并且在锁定之后，将其转换到较大时间常数的其余的LPF 124，该电路用于缩短使环路稳定所需的时间间隔。此外，标号125代表基准信号源；标号126和127代表频率分频器电路，用于对这种基准信号源125和VCO 122的输出分别进行分频；标号128代表相位比较器电路。
另一种现有技术的电路如图12(b)所示，其被设计用于通过利用可变时间常数的LPF 129，减少在频率转移过程中的时间常数。
还已知另一种现有技术，其提供两个向环路滤波器提供电荷载体的能力互不相同的电荷泵电路，虽然这种配置在此处没有说明。这被配置，使得当VCO地输出频率远离也称为“锁定频率”的目标频率时，具有高的电荷供应能力的一个电荷泵电路实现从环路滤波器电路进出的载体的填充和释放，从而使得VCO输出快速接近锁定频率或邻近频率，并且此后，使具有较小电荷供应能力的另一个电荷泵工作，从而进行频率值的精确的调整。
图12(c)表示另一种现有技术，其中包括分频器电路130、131，除去分频器126、127之外，提供这些分频器电路用于控制要在比较器128进行比较的比较频率值，还包括控制电路132，用于控制分频电路的分频比，其中当频率转移开始时，比较频率值暂时高于标称的或标准的频率值，因而缩短锁定时间，同时借助于锁定在标准频率下，实现信道转换操作。此处注意标号23代表LPF。
然而，转换上述环路滤波器电路或电荷泵电路的方案的缺点是难于正确地确定转换定时。为此，用于产生用于转换的信号的电路的级数增加，与此同时，由于转换过程中的噪声而带来产生频率波动的危险。此外，被设计用于在环路滤波器电路之间转换的电路要求使用两个不同类型的环路滤波器电路，这使得其电路面积不需要地增加。利用在电荷泵电路之间进行转换的现有技术，电荷供应能力增加的电荷泵电路可能本身就对噪声敏感，因而在PLL系统中产生影响环路滤波器的不良行为。
被设计用于在频率转移开始时暂时增加比较频率的现有技术需要使用额外的分频器130、131，用于增加比较频率。和这种现有技术相关的另一个问题是，当在转移开始使用的比较频率被转换为标准频率以便进行信道转换时的瞬时，PLL系统可能受到干扰。
因此，本发明的目的在于，提供一种能够克服现有技术中的问题的锁相环(PLL)电路。
本发明的另一个目的在于，提供一种具有增加的可靠性的实现高速频率转移的PLL电路。
为实现上述目的，本发明提供一种特定的锁相环(PLL)电路，其中使用一个或几个不同于电荷泵电路的控制电路，其中控制电路被连接用于对LPF积分电路中的电容元件提供增高电压，以便响应作为相位比较器电路的输出的相位差而产生输出控制电压，借以实现高速而且更稳定的频率转移。
PLL电路包括用于产生基准频率信号的基准信号源，第一分频器电路，用于对作为基准信号源的输出的基准频率信号进行分频，电压控制的振荡器电路，用于输出具有根据控制电压可以确定的频率的信号，第二分频器电路，用于对电压控制的振荡器电路的输出信号进行分频，相位比较器电路，其比较第一和第二分频器电路的各自输出信号的相位，借以输出其脉宽相应于检测的相位差的误差信号，电荷泵(charge pump)电路，其响应作为相位比较器电路的输出的误差信号而被驱动，低通滤波器(LPF)，其具有积分电路，并用于平均电荷泵电路的输出，从而输出一个作为控制电压的平均信号，以及控制电路，其监视误差信号，并响应大于或等于一个预定值的相位误差的出现，对LPF的积分电路中的电容元件提供相应于最终的相位差的合适的提升电压。
其中，控制电路最好如此设置，使得当误差信号的脉宽大于或等于预定值时，控制电路产生具有接近用于使电压控制振荡器电路在目标频率下振荡的控制电压值的提升电压。
控制电路还最好被设置用于产生供误差信号的脉宽比较使用的窗口信号，并且当这一脉宽信号和误差信号的比较表示误差信号的脉宽大于或等于一个预定值时，根据预定的电平设置数据产生提升电压，以便把提升电压设置为接近控制电压值或在控制电压值附近的足够的值，以便使电压控制振荡器电路在目标频率下振荡。
控制电路还最好包括存储器或“存储器”电路，用于在其中存储电平设置数据以及某个设置数据，例如第一分频器电路和/或第二分频器电路的分频比，以便提供设置这两个分频比和设置提升电压的能力。
此外，最好还可以提供包括用于产生基准频率信号的基准信号源的PLL电路，第一分频器电路，用于对作为基准信号源的输出的基准频率信号进行分频，电压控制振荡器电路，用于输出具有可根据控制电压确定的特定频率的信号，第二分频器电路，用于对电压控制振荡器电路的输出信号进行分频，相位比较器电路，用于相互比较第一和第二分频器电路各自的输出信号的相位，借以输出其脉宽相应于检测到的相位差的误差信号，电荷泵电路，其响应作为相位比较器电路的输出的误差信号而被驱动，LPF，其具有积分电路，并且能够操作对电荷泵电路的输出进行平均，然后输出平均信号作为控制电压，以及控制电路，其监视误差信号，并在相位差大于一个预定值的时间间隔内，向LPF的积分电路的电容元件提供提升电压，并在停止提供提升电压之后，即使相位差再次超过预定值，也不再提供提升电压。
本发明的一个主要优点在于，能够进行高速而可靠的频率转移。
具体地说，利用被设计用于设置按目标频率而不同的提升电压的PLL电路，并响应特定相位差的发生而利用这一提升电压，可以在PLL电路的整个频带上加速预期频率的转移。这又使得PLL电路的设计容易按照其中使用的VCO电路的规范的任何可能的变化进行修改，从而降低成本。
本发明的另一个优点在于，通过限制在一个时刻使用提升电压，可以消除或者至少大大抑制发生不希望的超调和欠调现象，而不必进行太细的或太精确的提升电压设置，因而使得能够以大大降低的成本实现能够实现高速频率转移的PLL电路。
图1是按照本发明第一实施例的锁相环(PLL)电路的结构图。
图2用于说明图1的电路的主要部分的结构。
图3是用于说明图1的电路的操作的时序图。
图4说明图1电路的操作。
图5说明图1电路的操作。
图6是按照本发明第二实施例的锁相环(PLL)电路的结构图。
图7用于说明图6的电路的主要部分的结构。
图8用于说明图6的电路的主要部分的结构。
图9用于说明图6的电路的主要部分的结构。
图10是用于说明图6的电路的操作的时序图。
图11说明图6的主要部分的修改。
图12(a)-(c)说明现有技术的PLL电路的结构。
下面说明按照本发明第一实施例的锁相环(PLL)电路。图1是说明本发明第一实施例的结构原理图。在图中，标号1代表基准信号源，其产生并发出可以作为基准的信号。标号2代表分频器电路，其用于对基准信号源1的输出信号进行分频。标号3代表电压控制振荡器(VCO)电路，其通过操作用于输出具有可根据被提供给控制端的控制电压的值确定的频率的信号。标号4代表用于对VCO3的输出信号进行分频的分频器电路。标号5是相位比较器电路，其可以操作用于相互比较分频器电路2，4的输出信号A和B，从而在U，D端输出具有相应于检测到的相位差的脉宽的误差信号。更具体地说，当信号A相位超前信号B时，则在U端输出相应于这种最终相位差的误差信号；相反，当前者的相位滞后后者时，则从D端输出相应的误差信号。标号6是电荷泵电路，其包括串联互连的P沟道金属氧化物半导体(PMOS)晶体管和N沟道MOS(NMOS)晶体管，它们的漏极在此处未示出的电源端VDD(5V)和VSS(0V)之间被连在一起，并且其漏极在可作为输出端的连接节点连在一起，响应相位比较器电路5的U端和D端的各个输出信号，所述PMOS晶体管和NMOS晶体管的栅极被驱动导通与截止。
标号7代表低通滤波器(LPF)电路，其通过操作用于平均电荷泵6的输出信号，从而输出最终的平均信号作为控制电压。图2示出了一种实际的电路结构。其主要包括两级积分电路71，72。第一级积分器71可以由电阻R1-R4和电容C1构成，使得电荷泵6的输出被提供给电阻R1的一端CH，同时使下面说明的提升电压提供给电阻R2的一端BS。第二级积分器72包括电阻R5和在其输出端OUT提供控制电压的电容C2。
标号8代表窗口发生器电路，它输出窗口信号，其脉宽以作为相位比较器5的输入的信号B的下降沿为中心。更具体地说，窗口信号的产生通过对分频器4的分频级的中间信号进行波形整形来实现。此处注意，当输出的窗口信号的脉宽以信号B的下降沿为中心而限定其中点时，窗口信号发生器可以选择地以这种方式设计，使得其输出以信号A的下降沿作为其中心的窗口信号。
标号9代表提升发生器电路，其响应窗口信号和误差信号U，D的接收，在误差信号不处于窗口信号的脉宽之内的情况下，用于产生提升信号，在误差信号处于窗口信号脉宽之内时，则停止产生提升信号。换句话说，使其输出端的状态为高阻抗而中断。其中，该电路被设计用于根据来自U，D端的误差信号产生“H”和“L”状态信号。
标号10是电平发生器电路，其响应作为提升发生器9的输出的提升信号，用于输出其电压值可根据电平设置数据确定的提升电压，所述电平设置数据和分频数据被预先设置，用于改变或修正振荡频率。更具体地说，产生一个特定的电压作为提升电压，其电压值接近适用于把VCO 3设置在目标频率下振荡的控制电压。
标号11是振荡控制电路，用于强制VCO 3在多个不同的目标频率中的一个频率下选择地振荡；为此，控制电路具有存储单元，其中存储分频数据和关于某个频率的电平设置数据，用于响应频率改变命令或来自未示出的控制部分(例如使用本实施例的电子设备的控制模块)的指令，根据反应目标频率的分频数据，向分频器2，4输出分频设置信号，借以改变或修正这些分频比的值，同时根据电平设置数据向电平发生器9输出电平设置信号，因而，强制其确定提升电压的值。
下面参照图3所示的时序图说明本实施例的操作。
图3表示VCO 3的振荡频率转移状态，其中信号A，B是由基准信号源1和VCO 11的输出信号分频所得的信号，其分别是分频器2，4的输出信号，信号B的相位比信号A滞后，如图3中的“A”和“B”所示。相位比较器5进行操作，用于比较这些信号A，B，输出如图3“U”所示的误差信号U。响应误差信号U，电荷泵6进行操作，用于向LPF 7的电容元件C1，C2充电。窗口发生器8向提升发生器9输出窗口信号W，其以信号B的下降沿作为其脉宽的中心，如图3中“W”所示。因为此时误差信号U落在窗口信号W的脉宽的外部，所以提升发生器9响应误差信号U产生提升信号。在接收到提升信号之后，电平发生器10在其输出端产生并发出其电压值接近用于使VCO 3以目标频率振荡的控制电压的提升电压如图3中“BS”所示。例如，假定目标频率是如图4所示的f1，则产生为产生该频率所需的其电压值接近控制电压值V1的提升电压。然后，把该提升电压提供给图3所示的LPF 7的BS端，借以在第一级积分电路71中，除去被提供给CH端的电荷泵6的输出之外，还由提升电压对电容C1充电，因而使控制电压的电压值快速增加。VCO 3的振荡频率的这种增加可以使信号A，B之间的相位差减小；当误差信号落在窗口信号的脉宽之内时，提升电压被中断，BS端成为高阻抗。此后，控制电压由于由电荷泵6单独充电而可能继续增加，最后达到用于产生目标频率的合适的控制电压值；此时，本实施例的PLL电路便被锁定。图5的曲线中标号为“a”的曲线说明当使用提升电压时频率对时间的关系，标号为“b”的曲线说明不使用提升电压时的这种关系。由曲线“a”可见，因为PLL在借助于电荷泵6通过使用接近目标频率f1的提升电压而强制其频率快速增加之后被锁定，所以其锁定比不使用提升电压的情况“b”较快。在情况“a”下，锁定在时刻t0实现，而在情况“b”下，则在t1实现。
应该注意，当信号B的相位超前于信号A但误差信号D不落在窗口信号W的脉宽之内时，产生“L”电平的提升电压，使得接收该信号的电平发生器10把该提升电压当作电源端VSS的电压，借以使频率快速下降，使得上述信号B的相位滞后于信号A，从而允许执行被称为超前的操作。
由上述可见，所述的实施例被专门设置，使得在频率转移开始时通过除去利用电荷泵6的输出之外，还利用提升电压而快速增加控制电压，并且此后只使用电荷泵6更精确地增加控制电压。因而，便可以用增加的速度和精度获得足以获得目标频率的预期的电压值，这又能使得本实施例的PLL电路快速地锁定。此处应该注意，当目标频率是f1时，如果提升电压的值被设置为VDD，则可能发生使电容C1的充电量太大的情况，因而使VCO 3在高于频率f1的过高的频率fx下工作。因此，如图5“c”所示，试图补偿前述状态的超调或欠调使得过多地增加供收敛所需的时间，因而不能缩短缩短时间。由此看来，所述的实施例被这样构成，使得提升电压被设置在一个接近为产生目标频率所需的控制电压值的选择的值附近，同时只当误差信号超过预定的脉宽时才利用该提升电压。此外，只有在需要时，比较窗口信号和误差信号并单独使用提升电压可以抑制发生超调和欠调。
还应当注意，在本实施例中的提升电压的值被设置为接近为产生目标频率而所需的控制电压的某个值，而不是和精确的控制电压值本身相同的值；根据VCO 3的特性(例如响应特性)和所用的LPF的结构，以及时间常数，提升电压的值可以改变，因而通过考虑各种情况下的各个频率，可以设置在一个接近的值。这种提升电压设置同时根据相关的分频数据的设置进行。一般地说，在频率转移时在PLL电路中使用的数据可以包括3种：用于分频器电路相对于基准信号源的分频设置数据，用于分频器电路相对于VCO的分频设置数据，以及功能设置数据，对于每种频率，这些数据被预先设置，并被存储在控制电路的存储部分中，用于控制PLL操作(在本实施例中，没有示出振荡控制器11内的存储单元)。此外，每个分频器电路相对于基准信号源和的分频比的设置和功能设置被一次进行，特别是，通过由每个分频器电路相对于基准信号源的分频比而设置的频率(在本实施例中为信号A的频率)，一旦其在最初的情况下被初始设置之后，便不再改变。相反，每当频率改变时，都要进行每个分频器电路相对于VCO的分频比的设置。为此，所述的实施例被设置用于除去存储用来设置相对于VCO 3分频器4的分频比的数据位之外，在其中存储用来设置提升电压的特定数据位，每当频率改变时，将其读出，并根据分频器4的设置，同时进行电平发生器7的设置。用这种方式，本实施例对于每个频率能够设置最佳的提升电压，因而几乎在VCO 3的整个频带内能够缩短锁定时间。此外，在设计PLL电路的过程期间，通过简单地修改提升电压的预先设置值，便可以适应其中使用的VCO电路的规范的任何可能的改变，同时减少VCO之外的部分的规范改变，这又使得减少成本。
还应当注意，虽然第一实施例被如此设置，使得通过电平发生器10设置提升电压，但本发明并不限于此，而是可以修改，例如，把提升电压固定为一个预定值，或者另外通过附加某些限制作为使用这种提升电压的条件。下面说明使用这种方法的本发明的第二实施例的PLL电路。
首先参照图6说明本实施例的结构。在附图中，和图1中使用的相同的部件或元件用相同的标号表示。在图6中，标号12代表相位比较器电路，而标号13代表电荷泵电路。相位比较器12和电荷泵13的实际结构如图7所示。相位比较器12由多个NAND门和反相器以这样的方式组合而成，使得其在其端子FR，FV接收信号“A”和“B”：当信号A的相位超前于信号B时，相位比较器在“u”端输出相应于这个相位差的误差信号；否则，当信号A的相位滞后于信号B时，则在“d”端输出相应的误差信号。电荷泵13包括PMOS晶体管和NMOS晶体管，它们在电源端VDD，VSS之间相互串联连接，其漏极在公共节点连在一起，公共节点又和输出端OUT 1相连。这些PMOS和NMOS晶体管响应分别来自相位比较器5的“u”端和“d”端的误差信号可以导通或截止，借以向下面说明的低通滤波器(LPF)提供电源。注意在图7中，R端是复位端，其用于输入振荡控制电路(未示出)的复位信号，使相位比较器12和电荷泵电路13复位。标号14代表LPF，其可以由两级如图8所示的积分电路141，142构成。第一级积分器141由电阻r1-r4和电容c1构成，电荷泵13的输出被供给电阻r1的“ch”端，来自下面说明的提升电路的提升电压被供给电阻r2的“bs”端。第二级积分器142由电阻r5和电容c2构成，在输出端OUT 2产生控制电压。图6的标号15代表提升电路，其结构如图9所示，其中包括D型触发器电路df1-df4，NAND门na1-na5，NOR门no1，反相器i1-i4，NMOS晶体管N1，以及PMOS晶体管P1。提升电路15在反相器i1的输入端接收窗口信号，同时在d1，d2端接收分别来自相位比较器12的u，d端的误差信号，以便在输出端OUT 3产生相应于各个信号的输出电压。
下面说明本实施例的操作。
图10是用于说明本实施例的操作的时序图，其中和图3类似的信号用相同的标号表示。假定使本实施例的PLL电路在图10的时刻t0进行操作。注意在这时刻，在响应复位信号R使本实施例的整个PLL电路复位之后操作才能开始。因而，D型触发器df1-df4被保持在复位状态，NOR门的输出处于“H”电平，PMOS晶体管P1和NMOS晶体管N2都截止，输出端OUT 3为高阻抗，LPF 14只接收来自电荷泵13的输出。
假定在操作开始之后的时刻信号B的相位滞后于信号A，在时刻t1，所得的误差信号“u”可能上升到“H”电平。然后，在时刻t2产生窗口信号W。D型触发器df1在其时钟端CP1通过反相器i1和NAND门na1接收这一信号，然后锁住来自u端的信号“H”，该信号在数据端d1以和窗口信号W的下降沿同步的方式被接收，借以使输出信号升高为“H”电平，如图10中“Q1”所示。信号Q1经NAND门na4到达PMOS晶体管P1，使该晶体管导通。因而，OUT3端可能被向着电源端VDD侧下拉，使得所得电压作为提升电压加于LPF 14的bs端。此处注意用于产生目标频率的VCO 3的控制电压值被设置为电源端VDD的电压值。还应该注意，如果需要低于这一值的控制电压值，可以通过相关的用于把输出端OUT 3的输出转换为合适电压值的分压器电路输出。一个例子是，提供图11所示的分压器电路16，通过两个分压电阻r6，r7的串联电路把输出端OUT 3连接到电源端VSS，同时使这两个电阻的公共节点作为输出端，其输出通过和其相关的发送门“tr”被提供给bs端。此外，图11中和图8，图9中类似的元件使用相同的符号表示。最好该电路以这样的方式构成，使得在图10所示的操作中，在输出端OUT 3处于高阻抗的时刻，发送门tr闭合而强制bs端一侧处于高阻状态。
返回图8，电容c1被来自电荷泵13的误差信号充电，也被提升电压充电，使得提升电压接近目标频率所需的控制电压值(此处为电源端VDD的电压值)。因而，信号A，B之间的相位差减少，使得误差信号u落在窗口信号W的脉宽之内；此时，即在时刻t3，窗口信号W的电位在处于“H”电平的误差信号u的电位增加之前试图升高，使得D型触发器df1操作，从而读出d1端的“L”状态，使信号Q1下降至“L”电平。这使得PMOS晶体管P1截止，输出端OUT 3处于高阻状态，因而使得LPF 14只接收电荷泵13的输出。由于信号Q1的这一电位降落，D型触发器df3锁定在其数据端d3接收的“H”电平信号(该信号的电位被拉向电源VDD)，从而产生“H”电平的输出信号Q3。相应地，NOR门no1将其输出信号的电位固定在“L”电平。因此，即使后来发生不落在窗口信号W的脉宽之内的窗口信号u，由于不产生输出电压，提升电路15也使输出端OUT 3保持在高阻状态。换句话说，本实施例被专门设置，使得仅仅在操作开始之后立刻的一个时刻利用提升电压。这方法用于消除由于过量地使用从产生某一稍微超过窗口信号脉宽的误差信号开始而产生的提升电压而发生超调和欠调，这又抑制电容c1的过量充电。更具体地说，当这种提升电压的值被LPF 14固定在一个电压值时，和在第一实施例中的进行细的或精确的提升电压设置相比，可能容易发生超调和欠调，为避免这一问题，第二实施例使用“一个时刻使用”方法，其限制只对一个时刻使用提升电压。换句话说，本实施例避免了必须进行细的提升电压设置或调节，从而减少了电路结构的复杂性，并且降低产品成本。
应该注意，此处所述的操作方式假定本实施例的PLL电路在时刻t4之后被重新启动，并假定信号B的相位超前于信号A。在这种情况下，在相位比较器12的d端可能出现误差信号d。在其d2端接收该误差信号d的D型触发器df2也在时钟端CP2接收相应于窗口信号W的反相形式的信号，并在其下降沿的时刻锁定这一数据端d2的状态，使输出信号Q2变为高电位。此时，另一个D型触发器df4在其时钟端接收输出信号Q2，并在该信号的下降沿锁定数据端d4的状态。因而，当误差信号d不处于窗口信号W的脉宽之内时，NMOS晶体管N1导通，使输出端OUT 3的电位降至“L”电平。因而LPF 14的bs端的电位被拉向电源端VSS，借以使控制电压的值和只接收电荷泵13的输出的情况相比快速减少。当误差信号d处于窗口信号W的脉宽之内时，输出端OUT 3处于高阻状态，即使在这种情况下，当输出端OUT 3处于呈现高阻状态的“L”电平时，此后该端也保持高阻抗状态。
虽然以上的说明假定当PLL电路的操作开始时使用提升电压，但这种电路可以改进，使得当VCO 3被改变频率而复位D型触发器df3，df4时也使用提升电压。
从以上说明显然可见，第二实施例可以通过限制使用这种提升电压而简化提升电压值的设置，同时以类似于上述第一实施例的方式，提供保持高速锁定操作的能力。